CN112750829A - 三维半导体存储器装置 - Google Patents

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Abstract

提供了一种三维半导体存储器装置。所述三维半导体存储器装置包括：第一半导体图案，第一半导体图案在基底上彼此竖直地分隔开，每个第一半导体图案包括彼此分隔开的第一端部和第二端部以及彼此分隔开以连接第一端部和第二端部的第一侧表面和第二侧表面；第一源/漏区和第二源/漏区，设置在每个第一半导体图案中并且分别与第一端部和第二端部相邻；沟道区，位于每个第一半导体图案中并且在第一源/漏区与第二源/漏区之间；第一字线，与第一侧表面和沟道区相邻并且竖直地延伸；以及栅极绝缘层，置于第一字线与第一侧表面之间。栅极绝缘层可以延伸，以置于第一源/漏区之间。

Description

三维半导体存储器装置
于2019年10月29日在韩国知识产权局提交的名称为“三维半导体存储器装置”的第10-2019-0135889号韩国专利申请通过引用全部包含于此。
技术领域
本公开涉及一种具有增大的集成密度的三维半导体存储器装置。
背景技术
为了满足消费者对优异性能和便宜价格的需求，需要更高集成度的半导体装置。在半导体装置的情况下，由于半导体装置的集成度是决定产品价格的重要因素，因此尤其需要增大集成度。在二维半导体装置或平面半导体装置的情况下，由于二维半导体装置或平面半导体装置的集成度主要由单位存储器单元占据的面积决定，因此集成度很大程度上受精细图案形成技术的水平的影响。然而，增加图案精细度所需的极其昂贵的工艺设备对增大二维半导体装置或平面半导体装置的集成度设置了实际的限制。为了克服这种限制，近来已经提出了包括三维布置的存储器单元的三维半导体存储器装置。
发明内容
根据实施例，一种三维半导体存储器装置可以包括：第一半导体图案，第一源/漏区、第二源/漏区、沟道区、第一字线和栅极绝缘层。第一半导体图案可以竖直地堆叠在基底上并且可以彼此分隔开。每个第一半导体图案可以包括彼此分隔开的第一端部和第二端部以及彼此分隔开以将第一端部连接到第二端部的第一侧表面和第二侧表面。第一源/漏区和第二源/漏区可以设置在每个第一半导体图案中并且可以分别设置为与第一端部和第二端部相邻。沟道区可以设置在每个第一半导体图案中并且可以设置在第一源/漏区和第二源/漏区之间。第一字线可以与第一半导体图案的第一侧表面和沟道区相邻并且可以在与基底的顶表面垂直的第一方向上延伸。栅极绝缘层可以置于第一字线与第一半导体图案的第一侧表面之间。栅极绝缘层可以延伸，以置于第一源/漏区之间。
根据实施例，一种三维半导体存储器装置可以包括设置在基底上并且在第一方向上彼此分隔开的第一半导体图案和第二半导体图案、设置在第一半导体图案与第二半导体图案之间并且与第一半导体图案相邻的第一字线，设置在第一半导体图案与第二半导体图案之间并且与第二半导体图案相邻的第二字线以及设置在第一字线和第二字线之间并且与第一字线和第二字线电断开的屏蔽线。
根据实施例，一种三维半导体存储器装置可以包括交替地堆叠在基底上的层间绝缘层和半导体图案以及穿透半导体图案和层间绝缘层并且与基底相邻的字线。字线可以包括字线部分和突出部分，字线部分从基底的顶表面竖直地延伸，突出部分从字线部分的侧表面朝向层间绝缘层突出并且彼此分隔开。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域普通技术人员而言将变得明显。
图1示出了根据实施例的三维半导体存储器装置的单元阵列的电路图。
图2示出了根据实施例的三维半导体存储器装置的透视图。
图3A示出了根据实施例的三维半导体存储器装置的平面图。
图3B示出了沿着图3A的线A-A'、B-B'和C-C'的剖视图。
图3C示出了图3B的部分“P1”的透视图。
图4A、图5A以及图7A至图12A是制造图3A中的三维半导体存储器装置的工艺中的阶段的平面图。
图4B、图5B以及图7B至图12B分别示出了沿着图4A、图5A和图7A至图12A的线A-A'、B-B'和C-C'的剖视图。
图6示出了制造图3B中的三维半导体存储器装置的工艺的剖视图。
图13A至图13E示出了根据实施例的三维半导体存储器装置的透视图。
图14A示出了根据实施例的三维半导体存储器装置的平面图。
图14B示出了沿着图14A的线A-A'、B-B'和C-C'的剖视图。
图14C示出了根据实施例的三维半导体存储器装置的一部分(例如，图14B的“P2”)的透视图。
图15A至图19A示出了制造图14A中的三维半导体存储器装置的工艺中的阶段的平面图。
图15B至图19B分别示出了沿着图15A至图19A的线A-A'、B-B'和C-C'的剖视图。
图20A至图20C示出了根据实施例的三维半导体存储器装置的一部分的透视图。
图21示出了制造图20A或图20B的三维半导体存储器装置的工艺的剖视图。
图22示出了根据实施例的三维半导体存储器装置的一部分的透视图。
图23A和图23B示出了制造图22的三维半导体存储器装置的工艺中的阶段的剖视图。
图24A和图24B示出了根据实施例的三维半导体存储器装置的透视图。
图25A和图25B示出了制造图24A或图24B的三维半导体存储器装置的工艺中的阶段的剖视图。
图26A示出了沿着图14A的线A-A'、B-B'和C-C'的剖视图。
图26B示出了图26A的部分“P3”的透视图。
图27示出了制造图26A的三维半导体存储器装置的工艺的剖视图。
图28至图37示出了根据实施例的三维半导体存储器装置的透视图。
图38至图41示出了根据实施例的三维半导体存储器装置的透视图。
图42和图43示出了根据实施例的三维半导体存储器装置的透视图。
图44和图45示出了根据实施例的三维半导体存储器装置的透视图。
图46示出了根据实施例的三维半导体存储器装置的一部分的透视图。
图47A示出了制造图46的三维半导体存储器装置的工艺的平面图。
图47B示出了沿着图47A的线A-A'、B-B'和C-C'的剖视图。
图48A示出了根据实施例的三维半导体存储器装置的平面图。
图48B示出了沿着图48A的线A-A'、B-B'和C-C'的剖视图。
图48C示出了图48B中的字线的透视图。
图49A和图50A示出了制造图48A中的三维半导体存储器装置的工艺中的阶段的平面图。
图49B和50B示出了分别沿着图49A和图50A的线A-A'、B-B'和C-C'的剖视图。
具体实施方式
图1是示意性地示出根据实施例的三维半导体存储器装置的单元阵列的电路图。
参照图1，三维半导体存储器装置的单元阵列可以包括多个子单元阵列SCA。子单元阵列SCA可以沿着第二方向D2例如彼此分隔开布置。
子单元阵列SCA中的每个可以包括多条位线BL、多条字线WL和多个存储器单元MC。在实施例中，每个存储器单元MC可以设置在字线WL中的对应的一条字线WL与位线BL中的对应的一条位线BL之间。
位线BL可以是设置在基底上方或者与基底竖直地分隔开的导电图案(例如，金属线)。位线BL可以在第一方向D1上延伸。在每个子单元阵列SCA中，位线BL可以在与基底的顶表面垂直的竖直方向(例如，第三方向D3)上彼此分隔开。
字线WL可以是在竖直方向(即，第三方向D3)上延伸的导电图案(例如，金属线)。在每个子单元阵列SCA中，字线WL可以在第一方向D1上彼此分隔开。
每个存储器单元MC可以包括存储器单元晶体管MCT和数据存储元件DS。存储器单元晶体管MCT的栅极可以连接到字线WL，存储器单元晶体管MCT的源极可以连接到位线BL。数据存储元件DS可以是电容器，存储器单元晶体管MCT的漏极可以连接到电容器。
图2是示出根据实施例的三维半导体存储器装置的透视图。
参照图1和图2，参照图1描述的子单元阵列SCA中的一个可以设置在基底1上(图2)。例如，基底1可以是硅基底、锗基底或硅锗基底。
详细地，半导体图案SP可以设置在基底1上，以在彼此交叉的第一方向D1和第三方向D3上彼此分隔开。半导体图案SP中的每个可以是在与第一方向D1和第三方向D3交叉的第二方向D2上延长的条形图案。第一方向D1和第二方向D2可以与基底1的顶表面平行。第三方向D3可以与基底1的顶表面垂直。半导体图案SP中的每个可以包括彼此分隔开的第一端部E1和第二端部E2。例如，如图2中所示，第一端部E1和第二端部E2可以是半导体图案SP的在第二方向D2上彼此分隔开的相对的表面。此外，半导体图案SP中的每个可以包括第一侧表面SW1和第二侧表面SW2，第一侧表面SW1和第二侧表面SW2中的每个将第一端部E1连接到第二端部E2，并且第一侧表面SW1和第二侧表面SW2例如在第一方向D1上彼此分隔开。半导体图案SP可以由例如硅和锗中的至少一种形成，或者包括例如硅和锗中的至少一种。
半导体图案SP中的每个可以包括与第一端部E1相邻的第一源/漏区SD1、与第二端部E2相邻的第二源/漏区SD2以及置于第一源/漏区SD1与第二源/漏区SD2之间的沟道区CH。第一源/漏区SD1和第二源/漏区SD2中的每个可以是通过用杂质掺杂半导体图案SP而形成的杂质区域。在实施例中，沟道区CH可以掺杂有杂质。例如，第一源/漏区SD1和第二源/漏区SD2可以被掺杂为具有第一导电类型，沟道区CH可以被掺杂为具有与第一导电类型不同的第二导电类型。
位线BL可以堆叠在基底1上，以在第三方向D3上彼此分隔开。位线BL可以在第一方向D1上延伸。半导体图案SP的位于同一水平处的第一端部E1可以连接到位线BL中的对应的一条，例如，半导体图案SP的第一端部E1可以面对并接触位线BL的对应的侧表面。
数据存储元件DS可以分别连接到半导体图案SP的第二端部E2。数据存储元件DS可以是用于存储数据的存储器元件。数据存储元件DS中的每个可以是例如使用电容器的存储器元件、使用磁性隧道结图案的存储器元件或使用可变电阻材料(例如，相变材料)的存储器元件。在实施例中，数据存储元件DS中的每个可以是电容器。
第一字线WL1可以设置在半导体图案SP的第一侧表面SW1附近。第二字线WL2可以设置在半导体图案SP的第二侧表面SW2附近。第一字线WL1和第二字线WL2可以在第三方向D3上从基底1的顶表面延伸。第一字线WL1中的每条可以与第二字线WL2中的对应的一条分隔开，且每个半导体图案SP的沟道区CH置于第一字线WL1中的每条与第二字线WL2中的对应的一条之间。
栅极绝缘层Gox可以置于第一字线WL1和第二字线WL2中的每条与半导体图案SP之间(例如，图2以及图3A至图3B中的粗黑线)。栅极绝缘层Gox可以是单层或多层结构，并且可以由例如高k介电材料、氧化硅、氮化硅和氮氧化硅中的至少一种形成，或者包括例如高k介电材料、氧化硅、氮化硅和氮氧化硅中的至少一种。在实施例中，高k介电材料可以包括例如氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
位线BL以及第一字线WL1和第二字线WL2中的每条可以由导电材料形成或者包括导电材料。例如，导电材料可以是掺杂半导体材料(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)和金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的一种。
位线BL可以是参照图1描述的位线BL。第一字线WL1可以与参照图1描述的字线WL对应。第二字线WL2可以用作控制沟道区CH中的电荷的移动的背栅电极。绝缘层可以置于位线BL之间以及在半导体图案SP之间。字线WL1和WL2可以与基底1电断开。
图3A是示出根据实施例的三维半导体存储器装置的平面图。图3B是示出沿着图3A的线A-A'、B-B'和C-C'的剖面的剖视图。图3C是示出图3B的部分“P1”的透视图。
参照图3A至图3C，基底1可以由半导体材料形成或者包括半导体材料。例如，基底1可以是单晶硅晶圆或绝缘体上硅(SOI)晶圆。
彼此分隔开的半导体图案SP可以堆叠在基底1上。如参照图2描述的，半导体图案SP中的每个可以包括第一端部E1、第二端部E2、第一侧表面SW1和第二侧表面SW2。第一源/漏区SD1和第二源/漏区SD2以及沟道区CH可以设置在半导体图案SP中的每个中。
第一字线WL1和第二字线WL2可以在第三方向D3上从基底1的顶表面延伸。第一字线WL1可以与半导体图案SP的第一侧表面SW1相邻，第二字线WL2可以与半导体图案SP的第二侧表面SW2相邻。第一字线WL1可以与第二字线WL2分隔开，且沟道区CH置于第一字线WL1与第二字线WL2之间。第一凹陷区域RC1可以形成在基底1中，第一字线WL1和第二字线WL2可以部分地插入在第一凹陷区域RC1中。
栅极绝缘层Gox可以置于第一字线WL1和第二字线WL2中的每个与半导体图案SP之间。栅极绝缘层Gox可以延伸并且可以置于半导体图案SP之间，例如，栅极绝缘层Gox可以在沿着第三方向D3彼此相邻的半导体图案SP之间延伸。此外，栅极绝缘层Gox可以设置为填充半导体图案SP之间(例如，沿着第三方向D3彼此相邻的半导体图案SP之间)的空间，从而构成第一层间绝缘层IL1。换言之，第一层间绝缘层IL1可以是栅极绝缘层Gox的一部分。栅极绝缘层Gox可以延伸，以覆盖多个半导体图案SP。栅极绝缘层Gox可以在第一字线WL1和第二字线WL2中的每个与半导体图案SP之间连续。第一字线WL1和第二字线WL2的与栅极绝缘层Gox接触的侧表面可以具有凹凸结构。由于第一字线WL1和第二字线WL2与半导体图案SP的顶表面和底表面相邻，因此可以改善通过第一字线WL1和第二字线WL2的沟道可控性。因此，可以能够改善三维半导体存储器装置的可靠性。
栅极绝缘层Gox可以延伸并且可以置于第一凹陷区域RC1的底表面与第一字线WL1和第二字线WL2中的每个之间。高k介电图案、逸出功控制图案、铁电图案、扩散阻挡图案和电荷存储图案中的至少一个可以置于第一字线WL1和第二字线WL2中的每个与栅极绝缘层Gox之间。高k介电图案可以由介电常数比氧化硅层的介电常数高的金属氧化物(例如，氧化铪和氧化铝)中的至少一种形成，或者包括介电常数比氧化硅层的介电常数高的金属氧化物(例如，氧化铪和氧化铝)中的至少一种。扩散阻挡图案可以包括金属氮化物层，例如，氮化钨层、氮化钛层和氮化钽层。电荷存储图案可以包括例如氮化硅层或多晶硅层。
第二层间绝缘层IL2和半导体层5可以交替地堆叠在基底1的边缘区域上。第二层间绝缘层IL2可以由与栅极绝缘层Gox不同或相同的材料形成，或者包括与栅极绝缘层Gox不同或相同的材料。半导体层5中的每个可以位于与半导体图案SP中的对应一个的水平相同的水平处。与第二层间绝缘层IL2相比，半导体层5的侧表面可以朝向字线WL1和WL2突出，例如，半导体层5可以在朝向字线WL1和WL2中的对应字线定位的方向上延伸超过第二层间绝缘层IL2。第一层间绝缘层IL1可以延伸到半导体层5之间的区域中，并且可以与第二层间绝缘层IL2例如直接接触。
半导体图案SP的第一端部E1可以与位线BL接触。第二层间绝缘层IL2中的每个可以置于位线BL之间。位线BL可以在第一方向D1上延伸。位线BL可以与绝缘隔离图案SL接触。绝缘隔离图案SL可以与位线BL的侧表面和第二层间绝缘层IL2的侧表面接触。当在平面图中观察时，如图3A中所示，绝缘隔离图案SL也可以是例如在第一方向D1上延伸的具有线型形状或弯曲形状的线形图案。
半导体图案SP的第二端部E2可以分别与数据存储电极SE接触。数据存储电极SE可以具有字母“C”形剖面。数据存储电极SE可以具有中空的杯形状或圆柱形状。数据存储电极SE可以被共形地覆盖介电层DL。介电层DL可以延伸为与置于半导体图案SP之间的第一层间绝缘层IL1的侧表面接触。介电层DL可以被覆盖板电极PE。数据存储电极SE、介电层DL和板电极PE可以构成数据存储元件DS，例如，电容器。数据存储电极SE和板电极PE中的每者可以由导电材料形成或者包括导电材料。导电材料可以是掺杂的半导体材料(例如，掺杂的硅、掺杂的硅锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)和金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的一种。介电层DL可以由氧化硅、金属氧化物(例如，氧化铪、氧化锆、氧化铝、氧化镧、氧化钽和氧化钛)和钙钛矿介电材料(例如，SrTiO3(STO)、(Ba，Sr)TiO3(BST)、BaTiO3、PZT和PLZT)中的至少一种形成，或者包括氧化硅、金属氧化物(例如，氧化铪、氧化锆、氧化铝、氧化镧、氧化钽和氧化钛)和钙钛矿介电材料(例如，SrTiO3(STO)、(Ba，Sr)TiO3(BST)、BaTiO3、PZT和PLZT)中的至少一种。
第一绝缘间隙填充图案7可以置于数据存储电极SE中的相邻数据存储电极之间以及在数据存储电极SE与半导体层5之间。第二绝缘间隙填充图案11可以置于第一字线WL1与第二字线WL2之间。第三绝缘间隙填充图案13可以置于第一字线WL1和第二字线WL2与位线BL之间、在第二绝缘间隙填充图案11与位线BL之间以及在栅极绝缘层Gox与位线BL之间。第四绝缘间隙填充图案15可以置于第一字线WL1和第二字线WL2与第一绝缘间隙填充图案7之间。第一绝缘间隙填充图案至第四绝缘间隙填充图案7、11、13和15中的每者可以独立地由例如氧化硅、氮化硅和氮氧化硅中的至少一种形成，或者包括例如氧化硅、氮化硅和氮氧化硅中的至少一种，并且可以具有单层结构或多层结构。半导体层5可以设置为包括形成阶梯结构的端部。位线BL可以设置为包括形成阶梯结构的端部。
图4A、图5A以及图7A至图12A是示出制造具有图3A中所示的平面结构的三维半导体存储器装置的工艺的平面图。图4B、图5B以及图7B至图12B是分别示出沿着图4A、图5A以及图7A至图12A的线A-A'、B-B'和C-C'截取的三维半导体存储器装置的剖面的剖视图。图6是示出制造图3B中的三维半导体存储器装置的工艺中的阶段(例如，在图5B的阶段与图7B的阶段之间)的剖视图。
参照图4A和图4B，可以在基底1上交替地堆叠牺牲层3和半导体层5以形成初步堆叠结构PT。半导体层5可以由半导体材料(例如，硅)形成或者包括半导体材料(例如，硅)。牺牲层3可以由相对于半导体层5具有蚀刻选择性的材料形成，或者包括相对于半导体层5具有蚀刻选择性的材料。例如，牺牲层3可以由例如硅锗、氧化硅、氮化硅和氮氧化硅中的至少一种形成，或者包括例如硅锗、氧化硅、氮化硅和氮氧化硅中的至少一种。可以蚀刻初步堆叠结构PT，以形成第一孔H1和第一凹槽G1，第一孔H1和第一凹槽G1暴露基底1并且彼此分隔开。第一孔H1可以在第一方向D1上彼此分隔开。第一凹槽G1可以在第一方向D1上彼此分隔开。第一凹槽G1可以在第二方向D2上与第一孔H1分隔开。在初步堆叠结构PT的蚀刻期间，可以蚀刻基底1的上部以形成第一凹陷区域RC1。可以在第一凹槽G1中形成第一绝缘间隙填充图案7，第一绝缘间隙填充图案7的形成步骤可以包括：形成绝缘层以填充第一凹槽G1并且各向异性地蚀刻绝缘层。
参照图5A和图5B，可以执行各向同性蚀刻工艺以部分地去除通过第一孔H1暴露的牺牲层3。结果，可以形成第一区域R1以暴露半导体层5的顶表面和底表面，并且可以在基底1的边缘区域上留下牺牲图案3a。当牺牲层3被部分地去除时，第一绝缘间隙填充图案7和牺牲图案3a可以防止初步堆叠结构PT倾斜或者倒塌。牺牲图案3a可以是牺牲层3的部分。牺牲图案3a的侧表面也可以通过第一区域R1暴露。
参照图6，可以执行热氧化工艺或沉积工艺以在半导体层5的暴露的表面上形成栅极绝缘层Gox。这里，栅极绝缘层Gox可以形成为具有足够厚以填充半导体层5之间的第一区域R1的厚度。在通过热氧化工艺形成栅极绝缘层Gox的情况下，可以修复半导体层5中的蚀刻损伤。这使得能够防止在三维半导体存储器装置的操作期间发生漏电流并且改善三维半导体存储器装置的可靠性。半导体层5之间的栅极绝缘层Gox可以被称为第一层间绝缘层IL1。第一层间绝缘层IL1可以与牺牲图案3a接触。也可以在基底1的表面上形成栅极绝缘层Gox。也可以在第一凹陷区域RC1的底表面和侧表面上形成栅极绝缘层Gox。第一孔H1中的栅极绝缘层Gox可以具有在半导体层5附近以及在半导体层5之间的不平坦的轮廓。可以在栅极绝缘层Gox上共形地形成字线层9。字线层9可以由导电材料中的至少一种形成。
参照图7A和图7B，可以对字线层9和栅极绝缘层Gox执行各向异性蚀刻工艺，以在第一孔H1中形成初步字线图案9a和栅极绝缘层Gox。例如，可以执行各向异性蚀刻工艺以去除栅极绝缘层Gox和字线层9的位于半导体层5中的最顶部的半导体层上和第一凹陷区域RC1的底部上的部分，例如，以暴露最上面的半导体层5的顶表面和基底1在第一凹陷区域RC1中的的一部分。在这种情况下，初步字线图案9a和栅极绝缘层Gox可以保留在第一孔H1中。当在平面图中观察时，初步字线图案9a可以具有闭环形状。此后，可以在第一孔H1中形成第二绝缘间隙填充图案11，以与初步字线图案9a接触。
参照图7A、图7B、图8A和图8B，可以通过去除初步堆叠结构PT的与初步字线图案9a相邻的部分并且通过去除初步字线图案9a的部分和栅极绝缘层Gox的部分来形成彼此分隔开的第二孔H2和第三孔H3。第三孔H3可以例如沿着第二方向D2定位在第一孔H1与第一凹槽G1之间。第二孔H2可以与第三孔H3分隔开，且第二绝缘间隙填充图案11置于第二孔H2与第三孔H3之间。例如，在图8A的顶视图中，第二孔H2可以与第一孔H1部分地叠置。例如，在图8A的顶视图中，第三孔H3可以与第一孔H1和第一凹槽G1部分地叠置。作为形成第二孔H2和第三孔H3的结果，初步字线图案9a(例如，初步字线图案9a在图7A的顶视图中具有环形形状)可以被划分为彼此分隔开的第一字线WL1和第二字线WL2(例如，图8A的顶视图)。可以通过用绝缘层填充第二孔H2和第三孔H3来形成第三绝缘间隙填充图案13和第四绝缘间隙填充图案15。可以通过蚀刻工艺部分地蚀刻第二绝缘间隙填充图案11。
参照图8A、图8B、图9A和图9B，可以蚀刻与第三绝缘间隙填充图案13相邻的初步堆叠结构PT以形成第二凹槽G2。当在平面图中观察时，第二凹槽G2可以具有在第一方向D1上延伸的线形状。第二凹槽G2可以暴露牺牲图案3a中的最下面的牺牲图案的顶表面。
参照图9A、图9B、图10A和图10B，可以部分地去除通过第二凹槽G2暴露的半导体层5，以形成第二凹陷区域RC2。第二凹陷区域RC2可以暴露第三绝缘间隙填充图案13的侧表面。可以执行离子注入工艺，以在与第二凹陷区域RC2相邻的半导体层5中形成第一源/漏区SD1。可以沉积导电层以填充第二凹陷区域RC2，然后可以各向异性地蚀刻导电层，以在第二凹陷区域RC2中形成位线BL。
之后，可以去除通过第二凹槽G2暴露的牺牲图案3a以排空位线BL之间的区域。可以沉积第二层间绝缘层IL2，以填充位线BL之间的区域，然后可以各向异性地蚀刻第二层间绝缘层IL2，以在位线BL之间形成第二层间绝缘层IL2。在实施例中，在该工艺期间，可以用第二层间绝缘层IL2取代所有牺牲图案3a。在某些实施例中，牺牲图案3a可以部分地留下。可以在后续工艺中用第二层间绝缘层IL2取代牺牲图案3a的左侧部分，这将参照图11A和图11B描述。可以沉积绝缘隔离层以填充第二凹槽G2，然后可以各向异性地蚀刻绝缘隔离层以在第二凹槽G2中形成绝缘隔离图案SL。
参照图11A和图11B，可以蚀刻第一绝缘间隙填充图案7、与第一绝缘间隙填充图案7相邻的半导体层5以及置于半导体层5之间的第二层间绝缘层IL2，以形成第三凹槽G3。第三凹槽G3可以具有在第一方向D1上延伸的线形状。在图10A和10B的工艺之后留下牺牲图案3a的情况下，可以通过第三凹槽G3去除牺牲图案3a，并且可以在从其中去除牺牲图案3a的区域中形成第二层间绝缘层IL2。
参照图11A、11B、12A和12B，可以通过各向同性蚀刻工艺部分地去除通过第三凹槽G3暴露的半导体层5，以形成第三凹陷区域RC3和半导体图案SP。第三凹陷区域RC3可以设置为暴露第二层间绝缘层IL2的顶表面和底表面以及第一绝缘间隙填充图案7的侧表面。可以执行离子注入工艺以在半导体图案SP中形成第二源/漏区SD2。
之后，参照图12A、图12B、图3A和图3B，可以执行各向同性蚀刻工艺以蚀刻通过第三凹陷区域RC3暴露的第一绝缘间隙填充图案7的侧表面，并且作为各向同性蚀刻工艺的结果，第三凹陷区域RC3可以具有增大的宽度。可以沉积导电层以共形地填充第三凹陷区域RC3，然后可以各向异性地蚀刻导电层以形成数据存储电极SE。如图3B中所示，可以去除通过第三凹陷区域RC3暴露的第二层间绝缘层IL2，然后可以形成构成数据存储元件DS(例如，数据存储元件DS可以是电容器)的介电层DL和板电极PE。
在本实施例中，由于栅极绝缘层Gox用于构成第一层间绝缘层IL1，因此可以能够省略形成第一层间绝缘层IL1的附加工艺并且简化整体制造工艺。
图13A至图13E是示出了根据实施例的三维半导体存储器装置的一部分的透视图。
参照图13A，栅极绝缘层Gox可以置于沟道区CH与第一字线WL1和第二字线WL2中的每个之间，例如，栅极绝缘层Gox可以仅沿着沟道区CH延伸而不与第一源/漏区SD1和第二源/漏区SD2叠置。栅极绝缘层Gox可以置于半导体图案SP的沟道区CH之间，例如，沿着第三方向D3置于彼此相邻的沟道区CH之间。分别围绕半导体图案SP的栅极绝缘层Gox可以不彼此连接，并且可以例如沿着第三方向D3通过气隙区域AG彼此分隔开。栅极绝缘层Gox可以延伸到半导体图案SP的第一源/漏区SD1之间的区域中，从而构成第一层间绝缘层IL1。气隙区域AG可以形成在第一层间绝缘层IL1中。由于气隙区域AG的存在，可以能够减少沟道区CH中的相邻沟道区CH之间的干扰。图13A的实施例中的栅极绝缘层Gox可以比图3C的先前实施例中的栅极绝缘层Gox薄。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图3A至图3C描述的特征基本相同的特征。可以通过在图6的步骤中将栅极绝缘层Gox形成为减小的厚度并执行后续工艺步骤来制造图13A的三维半导体存储器装置。
在图13B中示出的可选示例中，第一字线WL1和第二字线WL2可以延伸到半导体图案SP之间的区域中，以彼此接触。换言之，第一字线WL1和第二字线WL2可以连接，以形成用作字线WL的单个物体。图13B的实施例中的栅极绝缘层Gox可以比图13A的先前实施例中的栅极绝缘层Gox薄。栅极绝缘层Gox可以包括置于半导体图案SP的第一源/漏区SD1之间并构成第一层间绝缘层IL1的部分。此外，第二层间绝缘层IL2也可以置于第一源/漏区SD1之间，以与第一层间绝缘层IL1接触。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图3A至图3C描述的特征基本相同的特征。
在图13C中示出的可选示例中，字线WL可以设置为在半导体图案SP的沟道区CH之间具有气隙区域AG，并且除了气隙区域AG之外可以具有与图13B的结构基本相同的结构。在该结构中，气隙区域AG可以被称为空隙。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图13B描述的特征基本相同的特征。在图13B或图13C中，半导体图案SP的沟道区CH被字线WL围绕，沟道可控性可以增大。
在图13D中示出的可选示例中，图13A的气隙区域AG可以填充有第二层间绝缘层IL2。第二层间绝缘层IL2可以由与栅极绝缘层Gox相同或不同的材料形成，或者包括与栅极绝缘层Gox相同或不同的材料。
在图13E中示出的可选示例中，仅第二层间绝缘层IL2可以置于半导体图案SP的第一源/漏区SD1之间，并且除了这点之外，图13E的结构可以与图13D的结构基本相同。
可以通过使用或者修改参照图3A至图12B描述的制造方法来制造图13B至图13E的三维半导体存储器装置。
图14A是示出根据实施例的三维半导体存储器装置的平面图。图14B是示出沿着图14A的线A-A'、B-B'和C-C'截取的三维半导体存储器装置的剖面的剖视图。图14C是示出根据实施例的三维半导体存储器装置的一部分(例如，图14B的“P2”)的透视图。
参照图14A至图14C，半导体图案SP和层间绝缘层IL可以交替地堆叠在基底1的中心区域上。半导体层5和层间绝缘层IL可以交替地堆叠在基底1的边缘区域上。位于同一高度处的半导体层5和半导体图案SP中的每对可以具有相同的厚度并且可以由相同的材料形成。
如参照图2描述的，半导体图案SP中的每个可以包括第一端部E1、第二端部E2、第一侧表面SW1和第二侧表面SW2。第一源/漏区SD1和第二源/漏区SD2以及沟道区CH可以设置在半导体图案SP中的每个中。
第一字线WL1和第二字线WL2可以在第三方向D3上从基底1的顶表面延伸。第一字线WL1可以与半导体图案SP的第一侧表面SW1相邻，第二字线WL2可以与半导体图案SP的第二侧表面SW2相邻。第一字线WL1可以与第二字线WL2分隔开，且沟道区CH置于第一字线WL1与第二字线WL2之间。
栅极绝缘层Gox可以分别置于半导体图案SP与第一字线WL1和第二字线WL2中的每个之间。栅极绝缘层Gox可以彼此分隔开。扩散阻挡层BM可以置于栅极绝缘层Gox与第一字线WL1和第二字线WL2中的每个之间以及在第一层间绝缘层IL1与第一字线WL1和第二字线WL2中的每个之间。扩散阻挡层BM可以包括金属氮化物层，例如，氮化钨层、氮化钛层和氮化钽层。电荷存储层、铁电层、可变电阻层和逸出功控制层中的至少一个可以置于栅极绝缘层Gox与第一字线WL1和第二字线WL2中的每个之间。在本实施例中，栅极绝缘层Gox可以不延伸到半导体图案SP之间的区域中。层间绝缘层IL可以不是栅极绝缘层Gox的部分。层间绝缘层IL和栅极绝缘层Gox可以通过不同的工艺独立地形成，并且可以包括相同的材料或不同的材料。
半导体图案SP的侧表面可以与层间绝缘层IL的侧表面对齐。与层间绝缘层IL的侧表面相比，栅极绝缘层Gox的侧表面可以朝向第一字线WL1和第二字线WL2突出。第一字线WL1和第二字线WL2的与扩散阻挡层BM接触的侧表面可以具有不平坦的形状。
第一层间绝缘间隙填充图案12可以设置在彼此相邻的第一字线WL1和第二字线WL2之间。第二层间绝缘间隙填充图案14可以设置在位线BL与第一字线WL1和第二字线WL2之间。第三层间绝缘间隙填充图案16可以置于数据存储元件DS与第一字线WL1和第二字线WL2之间。第一层间绝缘间隙填充图案至第三层间绝缘间隙填充图案12、14和16中的每个可以由例如氧化硅、氮化硅和氮氧化硅中的至少一种形成，或者包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图3A和图3B描述的特征基本相同的特征。
图15A至图19A是示出制造具有图14A中所示的平面结构的三维半导体存储器装置的工艺的平面图。图15B至图19B是分别示出沿着图15A至图19A的线A-A'、B-B'和C-C'截取的三维半导体存储器装置的剖面的剖视图。
参照图15A和图15B，可以在基底1上交替地堆叠层间绝缘层IL和半导体层5以形成初步堆叠结构PT。半导体层5可以由半导体材料(例如硅、锗、硅锗和铟镓锌氧化物(IGZO))形成。层间绝缘层IL可以由相对于半导体层5具有蚀刻选择性的绝缘材料形成。例如，层间绝缘层IL可以由例如氧化硅、氮化硅和氮氧化硅中的至少一种形成。
可以蚀刻初步堆叠结构PT，以形成暴露基底1的第一凹槽G1。第一凹槽G1可以在第一方向D1上彼此分隔开。在初步堆叠结构PT的蚀刻期间，可以蚀刻基底1的上部，以形成第一凹陷区域RC1。
参照图16A和图16B，可以执行热氧化工艺以分别在半导体层5的暴露表面上形成栅极绝缘层Gox。栅极绝缘层Gox可以不形成在层间绝缘层IL的暴露的表面上。由于通过热氧化工艺形成栅极绝缘层Gox，因此可以修复半导体层5的蚀刻损伤，并且这使得可以改善三维半导体存储器装置的可靠性。可以在基底1上顺序地形成扩散阻挡层BM和字线层，然后，可以执行各向异性蚀刻工艺以形成初步字线图案9a并且暴露第一凹陷区域RC1的底表面。可以在基底1上沉积绝缘层并且可以各向异性地蚀刻绝缘层，以形成填充第一凹槽G1的第一层间绝缘间隙填充图案12。
参照图17A和图17B，可以通过在第一凹槽G1中至少蚀刻初步字线图案9a来形成彼此分隔开的第一字线WL1和第二字线WL2。这里，可以在第一凹槽G1中蚀刻第一层间绝缘间隙填充图案12、扩散阻挡层BM和栅极绝缘层Gox。可以沉积绝缘层，然后可以对绝缘层执行回蚀工艺以形成第二层间绝缘间隙填充图案14和第三层间绝缘间隙填充图案16，第二层间绝缘间隙填充图案14和第三层间绝缘间隙填充图案16填充第一凹槽G1并且彼此分隔开。
参照图18A和图18B，可以蚀刻与第二层间绝缘间隙填充图案14相邻的初步堆叠结构PT以形成第二凹槽G2。可以部分地去除通过第二凹槽G2暴露的半导体层5，并且可以执行离子注入工艺以在半导体层5中形成第一源/漏区SD1。可以沉积导电层，然后可以各向异性地蚀刻导电层以形成位线BL。可以沉积绝缘隔离层以填充第二凹槽G2，然后可以各向异性地蚀刻绝缘隔离层以在第二凹槽G2中形成绝缘隔离图案SL。可以蚀刻第三层间绝缘间隙填充图案16、与第三层间绝缘间隙填充图案16相邻的半导体层5以及置于半导体层5之间的层间绝缘层IL，以形成第三凹槽G3。第三凹槽G3可以具有在第一方向D1上延伸的线形状。
参照图19A和图19B，可以通过各向同性蚀刻工艺部分地去除通过第三凹槽G3暴露的半导体层5，以形成第三凹陷区域RC3和半导体图案SP。第三凹陷区域RC3可以暴露层间绝缘层IL的顶表面和底表面以及第三层间绝缘间隙填充图案16的侧表面。可以执行离子注入工艺，以在半导体图案SP中形成第二源/漏区SD2。
此后，可以执行参照图19A、图19B、图14A和图14B描述的各向同性蚀刻工艺，以横向蚀刻第三层间绝缘间隙填充图案16的通过第三凹陷区域RC3暴露的侧表面，并且作为各向同性蚀刻工艺的结果，第三凹陷区域RC3可以具有增大的宽度。可以共形地沉积导电层，然后可以各向异性地蚀刻导电层，以形成数据存储电极SE。此后，可以形成构成数据存储元件DS(例如，电容器)的介电层DL和板电极PE。
图20A至图20C是示出了根据实施例的三维半导体存储器装置的一部分的透视图。
参照图20A，根据本实施例的半导体图案SP可以在第一方向D1上具有第一宽度WT1，层间绝缘层IL可以在第一方向D1上具有第二宽度WT2。第一宽度WT1可以比第二宽度WT2小。换言之，与半导体图案SP的侧表面相比，层间绝缘层IL的侧表面可以朝向第一字线WL1和第二字线WL2突出。栅极绝缘层Gox可以连续地置于第一字线WL1和第二字线WL2中的每个与半导体图案SP之间以及在第一字线WL1和第二字线WL2中的每个与层间绝缘层IL之间，并且可以具有基本恒定的厚度。扩散阻挡层BM可以置于栅极绝缘层Gox与第一字线WL1和第二字线WL2中的每个之间。栅极绝缘层Gox和扩散阻挡层BM可以具有凹凸结构。第一字线WL1和第二字线WL2中的每个可以包括朝向半导体图案SP延伸的突出部分。可以省略扩散阻挡层BM。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图14A和图14B描述的特征基本相同的特征。
在图20B中示出的可选示例中，根据本实施例的栅极绝缘层Gox可以彼此分隔开。栅极绝缘层Gox可以仅置于第一字线WL1和第二字线WL2中的每个与半导体图案SP之间。栅极绝缘层Gox的侧表面可以与层间绝缘层IL的侧表面对齐。扩散阻挡层BM可以与层间绝缘层IL和栅极绝缘层Gox两者接触。第一字线WL1和第二字线WL2可以不包括突出部分。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图20A描述的特征基本相同的特征。
在图20C中示出的可选示例中，半导体图案SP可以具有在第一方向D1上的第一宽度WT1，层间绝缘层IL可以具有在第一方向D1上的第二宽度WT2。第一宽度WT1可以比第二宽度WT2大。换言之，与层间绝缘层IL的侧表面相比，半导体图案SP的侧表面可以朝向第一字线WL1和第二字线WL2突出。栅极绝缘层Gox可以连续地置于第一字线WL1和第二字线WL2中的每个与半导体图案SP之间以及在第一字线WL1和第二字线WL2中的每个与层间绝缘层IL之间，并且可以具有基本恒定的厚度。第一字线WL1和第二字线WL2的在半导体图案SP之间的部分可以朝向层间绝缘层IL突出。第一字线WL1和第二字线WL2的与栅极绝缘层Gox相邻的侧表面可以具有凹凸结构。由于第一字线WL1和第二字线WL2与半导体图案SP的侧表面以及半导体图案SP的顶表面和底表面相邻，因此可以改善通过第一字线WL1和第二字线WL2的沟道可控性。这使得能够改善三维半导体存储器装置的可靠性。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图20A描述的特征基本相同的特征。
图21是示出制造图20A或20B的三维半导体存储器装置的工艺的剖视图。
参照图21，可以对具有与图15B中所示的剖面A-A'相同的剖面A-A'的结构执行各向同性蚀刻工艺，以横向蚀刻半导体层5并且部分地暴露层间绝缘层IL的顶表面和底表面。结果，第一凹槽G1可以具有增大的宽度，第一凹陷区域RC1可以具有增大的深度。此后，可以执行沉积工艺(例如，化学气相沉积(CVD)或原子层沉积(ALD))以将栅极绝缘层Gox形成为均匀厚度，然后，可以执行参照图16A至图19B描述的后续工艺步骤，以获得图20A中示出的结构。可选地，可以执行热氧化工艺以仅在半导体层5的暴露表面上形成栅极绝缘层Gox，然后可以执行参照图16A至图19B描述的后续工艺步骤以获得图20B中所示的结构。
图20C的半导体器装置可以通过下面的制造工艺来制造。可以对具有与图15B中所示的剖面A-A'相同的剖面A-A'的结构执行各向同性蚀刻工艺，以横向蚀刻层间绝缘层IL并且部分地暴露半导体层5的顶表面和底表面。之后，可以执行沉积工艺以将栅极绝缘层Gox形成为均匀厚度，然后可以执行参照图16A至图19B描述的后续工艺步骤以获得图20C中示出的结构。
图22是示出根据实施例的三维半导体存储器装置的一部分的透视图。
参照图22，根据本实施例的半导体图案SP中的每个可以包括顶表面US和底表面BS。顶表面US和底表面BS可以具有非平坦(例如，圆形)形状。顶表面US和底表面BS可以分别在向上方向和向下方向上突出。第一层间绝缘层IL1可以分别置于半导体图案SP之间。半导体图案SP的侧表面可以与第一层间绝缘层IL1的侧表面对齐。半导体图案SP的侧表面和第一层间绝缘层IL1的侧表面可以被覆盖栅极绝缘层Gox。栅极绝缘层Gox的侧表面可以被覆盖扩散阻挡层BM。扩散阻挡层BM可以与第一字线WL1和第二字线WL2接触。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图20A描述的特征基本相同的特征。
图23A和图23B是示出制造图22的三维半导体存储器装置的工艺的剖视图。
如图5B中所示，可以通过第一孔H1部分地去除牺牲层3以形成第一区域R1并且留下牺牲图案3a。接下来，如图23A中所示，可以对具有与图5B的剖面基本相同的剖面的所得结构执行各向同性蚀刻工艺，因此，半导体层5的角可以是圆形的。
接下来，参照图23B，可以在基底1上沉积绝缘层并且可以各向异性地蚀刻绝缘层，以在第一区域R1中或在半导体层5之间形成第一层间绝缘层IL1。此后，可以在基底1上共形地沉积栅极绝缘层Gox、扩散阻挡层BM和字线层，然后可以各向异性地蚀刻栅极绝缘层Gox、扩散阻挡层BM和字线层。接下来，可以执行参照图7A至图12B描述的工艺步骤，以制造图22的三维半导体存储器装置。
图24A和图24B是示出了根据实施例的三维半导体存储器装置的一部分的透视图。
参照图24A和图24B，第一层间绝缘层IL1可以置于半导体图案SP的沟道区CH之间，第二层间绝缘层IL2可以置于半导体图案SP的第一源/漏区SD1之间。如图24A中所示，在第一层间绝缘层IL1与第二层间绝缘层IL2之间在特定高度处的界面可以与字线WL1和WL2的顶边缘部分相邻。在图24B中示出的可选示例中，第一层间绝缘层IL1可以突出到字线WL1与WL2之间的区域之外。半导体图案SP的顶表面和底表面可以是平坦的。第一层间绝缘层IL1和第二层间绝缘层IL2可以包括相同的材料或不同的材料。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图22描述的特征基本相同的特征。在图24A和图24B的三维半导体存储器装置中，可以调整第一层间绝缘层IL1的材料和位置以及第二层间绝缘层IL2的材料和位置，以优化三维半导体存储器装置的性能。例如，第一层间绝缘层IL1可以由介电常数比第二层间绝缘层IL2的介电常数低的绝缘材料形成，并且在这种情况下，可以能够减少半导体图案SP之间的干扰问题。此外，第二层间绝缘层IL2可以由具有比第一层间绝缘层IL1的机械强度高的机械强度的绝缘材料形成，并且在这种情况下，可以能够防止在三维半导体存储器装置中发生裂纹问题。
图25A和图25B是示出制造图24A或图24B的三维半导体存储器装置的工艺的剖视图。
如图5B中所示，可以通过第一孔H1部分地去除牺牲层3，以形成第一区域R1并且留下牺牲图案3a。接下来，如图25A中所示，可以在图5B的结构上沉积绝缘层并且可以各向异性蚀刻绝缘层，以在第一区域R1中或在半导体层5之间形成第一层间绝缘层IL1。此后，如图25B中所示，可以通过沉积工艺顺序地沉积栅极绝缘层Gox和扩散阻挡层BM，以共形地覆盖图25A的结构，然后，可以在栅极绝缘层Gox上沉积字线层。此后，可以对字线层执行蚀刻工艺步骤，以形成第一字线WL1和第二字线WL2。根据图5B的去除步骤中牺牲层3的去除量，半导体装置可以具有图24A或图24B的结构。
图26A是示出沿着图14A的线A-A'、B-B'和C-C'截取的三维半导体存储器装置的剖面的剖视图。图26B是示出图26A的部分“P3”的透视图。
参照图26A和图26B，气隙区域AG可以设置在半导体图案SP之间以及在半导体层5之间。在该结构中，气隙区域AG可以被称为“空的空间”。气隙区域AG可以暴露半导体图案SP的顶表面和底表面以及半导体层5的顶表面和底表面。气隙区域AG可以延伸到位线BL之间的区域中，以暴露位线BL的顶表面和底表面。如图26A的剖面A-A'中所示，第二层间绝缘层IL2可以置于半导体层5的边缘部分之间。如图26A的剖面C-C'中所示，第二层间绝缘层IL2可以置于半导体图案SP的边缘部分之间。参照图26B，第二层间绝缘间隙填充图案14的侧表面可以通过气隙区域AG暴露。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图14A和图14B描述的特征基本相同的特征。由于气隙区域AG，可以能够减小半导体图案SP之间以及第一字线WL1和第二字线WL2之间的寄生电容并且减少电信号之间的干扰。
图27是示出制造具有图26A的剖视结构的三维半导体存储器装置的方法的剖视图。
参照图27，可以从图18B的结构完全去除通过第三凹槽G3暴露的层间绝缘层IL，以形成气隙区域AG。这里，栅极绝缘层Gox、第一字线WL1和第二字线WL2以及第一层间绝缘间隙填充图案至第三层间绝缘间隙填充图案12、14和16可以防止初步堆叠结构PT倾斜或倒塌。返回参照图26A，第二层间绝缘层IL2可以形成为封闭气隙区域AG的入口，并且在实施例中，可以通过具有差的阶梯覆盖特性的沉积方法形成第二层间绝缘层IL2或者可以由绝缘材料形成第二层间绝缘层IL2。此后，可以执行后续工艺。
图28至图37是示出了根据实施例的三维半导体存储器装置的一部分的透视图。
参照图28，层间绝缘层IL可以包括第一绝缘层L1和第二绝缘层L2。第一绝缘层L1和第二绝缘层L2可以由不同的材料形成。第一绝缘层L1可以覆盖栅极绝缘层Gox的侧表面、半导体图案SP的顶表面和底表面以及第二层间绝缘间隙填充图案14的侧表面。当在与第一方向D1平行的剖面中观察时，第一绝缘层L1可以是中空的闭环形状。第二绝缘层L2可以填充半导体图案SP之间的空间。可以通过形成气隙区域AG以具有图27所示的结构、薄薄地形成第一绝缘层L1以共形地覆盖气隙区域AG、用第二绝缘层L2填充气隙区域AG然后执行后续工艺来形成图28的三维半导体存储器装置。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图26B描述的特征基本相同的特征。
在图29中示出的可选示例中，层间绝缘层IL可以包括第一绝缘层L1、第二绝缘层L2和第三绝缘层L3。第二绝缘层L2可以由与第一绝缘层L1和第三绝缘层L3不同的材料形成，或者包括与第一绝缘层L1和第三绝缘层L3不同的材料。第一绝缘层L1可以覆盖栅极绝缘层Gox的侧表面、半导体图案SP的顶表面和底表面以及第二层间绝缘间隙填充图案14的侧表面。当在与第一方向D1平行的剖面中观察时，第一绝缘层L1可以是中空的闭环形状。第三绝缘层L3可以设置为填充半导体图案SP之间的空间。第二绝缘层L2可以置于第一绝缘层L1与第三绝缘层L3之间。除了附加地形成第三绝缘层L3之外，制造图29的三维半导体存储器装置的工艺可以与用于图28的半导体存储器装置的工艺相似。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图28描述的特征基本相同的特征。
在图30中示出的可选示例中，层间绝缘层IL可以包括第一绝缘层L1和气隙区域AG。图30的三维半导体存储器装置可以通过从制造图28的三维半导体存储器装置的工艺中省略形成第二绝缘层L2的工艺来制造。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图28描述的特征基本相同的特征。
在图31中示出的可选示例中，层间绝缘层IL可以包括第一绝缘层L1和第二绝缘层L2。第一绝缘层L1可以覆盖栅极绝缘层Gox的侧表面和第二层间绝缘间隙填充图案14的侧表面，但是可以不覆盖半导体图案SP的顶表面。第二绝缘层L2可以填充半导体图案SP之间的空间。通过使图25A的结构中的第一层间绝缘层IL1的侧表面部分地凹陷、沉积第一绝缘层L1、各向异性蚀刻第一绝缘层L1以在第一层间绝缘层IL1上留下第一绝缘层L1、然后执行后续工艺来制造图31的三维半导体存储器装置。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图28描述的特征基本相同的特征。
在图32中示出的可选示例中，层间绝缘层IL可以包括第一绝缘层L1和第二绝缘层L2。第一绝缘层L1可以形成在半导体图案SP的顶表面和底表面上。第二绝缘层L2可以填充半导体图案SP之间的空间。可以通过使图27的结构中的半导体层5的顶表面和底表面氧化以形成第一绝缘层L1、用第二绝缘层L2填充半导体图案SP之间的空间然后执行后续工艺来制造图32的三维半导体存储器装置。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图28描述的特征基本相同的特征。
在图33中示出的可选示例中，层间绝缘层IL可以包括第一绝缘层L1和气隙区域AG。可以通过从制造图31的三维半导体存储器装置的工艺中省略形成第二绝缘层L2的工艺来制造图33的三维半导体存储器装置。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图31描述的特征基本相同的特征。
在图34至图37中所示的可选示例中，气隙区域AG可以设置在层间绝缘层IL中。如图34中所示，气隙区域AG可以具有圆形剖面。在实施例中，如图35中所示，气隙区域AG可以具有在第一方向D1上延长的椭圆形剖面。在实施例中，如图36中所示，气隙区域AG可以具有在第三方向D3上延长的椭圆形剖面。在实施例中，如图37中所示，气隙区域AG可以在第一方向D1上延长并且可以暴露栅极绝缘层Gox的侧表面。
在参照图3A至图37描述的三维半导体存储器装置中，可以各种改变层间绝缘层IL的结构，以实现具有期望特性的各种三维半导体存储器装置。
图38至图41是示出了根据实施例的三维半导体存储器装置的一部分的透视图。
参照图38，单位堆叠结构UST可以包括顺序且交替地堆叠的层间绝缘层IL和半导体图案SP。第一字线WL1和第二字线WL2可以分别设置为与单位堆叠结构UST的两个侧表面相邻，并且可以在第三方向上延伸。第一字线WL1和第二字线WL2的在第二方向D2上测量的上宽度WT3可以比第一字线WL1和第二字线WL2的在第二方向D2上测量的下宽度WT4大。单元堆叠结构UST的在第一方向D1上测量的上宽度WT5可以基本等于或类似于单元堆叠结构UST的在第一方向D1上测量的下宽度WT6。第一字线WL1的宽度和第二字线WL2的宽度可以随着距基底1的顶表面的距离的增大而增大。
在图39中示出的可选示例中，第一字线WL1和第二字线WL2的在第二方向D2上测量的上宽度WT3可以比第一字线WL1和第二字线WL2的在第二方向D2上测量的下宽度WT4小。单元堆叠结构UST的在第一方向D1上测量的上宽度WT5可以基本等于或类似于单元堆叠结构UST的在第一方向D1上测量的下宽度WT6。第一字线WL1的宽度和第二字线WL2的宽度可以随着距基底1的顶表面的距离的增大而减小。
在图40中示出的可选示例中，第一字线WL1和第二字线WL2的在第二方向D2上测量的上宽度WT3可以比第一字线WL1和第二字线WL2的在第二方向D2上测量的下宽度WT4大。单元堆叠结构UST的在第一方向D1上测量的上宽度WT5可以比单元堆叠结构UST的在第一方向D1上测量的下宽度WT6小。第一字线WL1的宽度和第二字线WL2的宽度可以随着距基底1的顶表面的距离的增大而增大。半导体图案SP中的最下面的半导体图案的在第一方向D1上测量的宽度可以与半导体图案SP中的最上面的半导体图案的在第一方向D1上测量的宽度不同。
在图41中示出的可选示例中，第一字线WL1和第二字线WL2的在第二方向D2上测量的上宽度WT3可以比第一字线WL1和第二字线WL2的在第二方向D2上测量的下宽度WT4小。单元堆叠结构UST的在第一方向D1上测量的上宽度WT5可以比单元堆叠结构UST的在第一方向D1上测量的下宽度WT6小。第一字线WL1的宽度和第二字线WL2的宽度可以随着距基底1的顶表面的距离的增大而减小。
图38至图41的三维半导体存储器装置中的图案宽度之间的关系可以由图4B和图8B中的各向异性蚀刻工艺的工艺条件来确定。
图42和图43是示出了根据实施例的三维半导体存储器装置的一部分的透视图。
参照图42，位线BL可以具有第一厚度TH1。半导体图案SP的与位线BL接触的第一端部E1可以具有第一厚度TH1。半导体图案SP的与第一端部E1相对的第二端部E2可以具有第二厚度TH2。第一厚度TH1可以比第二厚度TH2大。半导体图案SP的厚度可以在朝向第一字线WL1和第二字线WL2的方向上随着距第一端部E1的距离的增大而减小。层间绝缘层IL可以在与位线BL相邻的位置处具有第三厚度TH3。层间绝缘层IL可以在与第二端部E2相邻的位置处具有第四厚度TH4。第三厚度TH3可以比第四厚度TH4小。可以通过在图27的步骤中蚀刻半导体层5的部分并执行后续工艺来制造图42的三维半导体存储器装置。
在图43中示出的可选示例中，层间绝缘层IL可以在与位线BL相邻的位置处具有第三厚度TH3。层间绝缘层IL可以在与第二端部E2相邻的位置处具有第四厚度TH4。第三厚度TH3可以比第四厚度TH4大。位线BL可以在与半导体图案SP的第一端部E1分隔开的位置处具有第五厚度TH5。位线BL可以在与半导体图案SP的第一端部E1接触的位置处具有第六厚度TH6。第五厚度TH5可以比第六厚度TH6小。可以通过在图10B的步骤中厚厚地形成第一层间绝缘层IL1或第二层间绝缘层IL2并执行后续工艺来制造图43的三维半导体存储器装置。
图44和图45是示出了根据实施例的三维半导体存储器装置的一部分的透视图。
参照图44，半导体图案SP的第一端部E1可以与位线BL接触，半导体图案SP的第二端部E2可以与数据存储电极SE接触。数据存储电极SE可以具有中空的圆柱形状。数据存储电极SE的内部空间可以共形地被覆盖介电层DL并且可以填充有板电极PE。位线BL可以在与第一端部E1分隔开的位置处具有第五厚度TH5。数据存储电极SE可以在与第二端部E2接触的位置处具有第七厚度TH7。第七厚度TH7可以比第五厚度TH5大。可以通过在图19B的步骤中通过各向同性蚀刻工艺去除层间绝缘层IL的部分并执行后续工艺来制造图44的三维半导体存储器装置。
在图45中示出的可选示例中，当在第一方向D1上测量时，位线BL可以在与第一端部E1分隔开的位置处具有第七宽度WT7。当在第一方向D1上测量时，数据存储电极SE可以具有第八宽度WT8。第八宽度WT8可以比第七宽度WT7大。
图46是示出根据实施例的三维半导体存储器装置的一部分的透视图。
参照图46，屏蔽线SPT可以置于彼此相邻的第一字线WL1与第二字线WL2之间。屏蔽线SPT可以由金属材料(诸如钨、铜和铝)中的至少一种形成，或者包括金属材料(诸如钨、铜和铝)中的至少一种。屏蔽线SPT可以包括掺杂有杂质的多晶硅层。屏蔽线SPT可以由导电材料形成，或者包括导电材料。屏蔽线SPT可以通过第一层间绝缘间隙填充图案12而与第一字线WL1和第二字线WL2电断开(或绝缘)。屏蔽线SPT可以被施加地电压或0V的电压。屏蔽线SPT可以抑制或减少彼此相邻的第一字线WL1和第二字线WL2之间的电干扰问题。屏蔽线SPT的侧表面可以与第一字线WL1的侧表面、第二字线WL2的侧表面和第一层间绝缘间隙填充图案12的侧表面对齐。屏蔽线SPT、第一字线WL1、第二字线WL2和第一层间绝缘间隙填充图案12可以与第二方向D2平行，并且可以具有相同的宽度W9。
图47A是示出制造图46的三维半导体存储器装置的工艺的平面图。图47B是示出沿着图47A的线A-A'、B-B'和C-C'截取的三维半导体存储器装置的剖面的剖视图。
参照图47A和图47B，可以形成栅极绝缘层Gox、扩散阻挡层BM和字线层，以共形地覆盖形成为具有图15A和图15B中所示的结构的第一凹槽G1，并且可以执行各向异性蚀刻工艺以形成初步字线图案9a并暴露第一凹陷区域RC1的底表面的中心区域。可以形成第一层间绝缘间隙填充图案12，以覆盖初步字线图案9a的内侧表面并暴露第一凹陷区域RC1的底表面的中心区域。此后，可以形成与第一层间绝缘间隙填充图案12接触的屏蔽层SPTL，以填充第一凹槽G1。接下来，在蚀刻初步字线图案9a以形成字线WL1和WL2的工艺期间(例如，见图17A和图17B)，可以将屏蔽层SPTL与初步字线图案9a一起蚀刻，以形成屏蔽线SPT。
图48A是示出根据实施例的三维半导体存储器装置的平面图。图48B是示出沿着图48A的线A-A'、B-B'和C-C'截取的三维半导体存储器装置的剖面的剖视图。图48C是示出根据实施例的图48B的字线的透视图。
参照图48A至图48C，字线WL可以穿透半导体图案SP的沟道区CH和置于沟道区CH之间的层间绝缘层IL。栅极绝缘层Gox可以置于字线WL与半导体图案SP之间以及字线WL与层间绝缘层IL之间。字线WL可以包括字线部分WLL和字线突出部分WLP，字线部分WLL在第三方向D3上从基底1的顶表面延伸，字线突出部分WLP从字线部分WLL的侧表面WLS朝向层间绝缘层IL突出并且彼此分隔开。当在平面图中观察时，字线部分WLL可以具有圆形形状(例如，见图48A)或椭圆形、正方形或矩形形状。当在平面图中观察时，如图48A或48C中所示，字线突出部分WLP可以具有环形形状。在图48B的剖面A-A'中，字线WL可以在半导体图案SP的高度处具有第十宽度WT10，并且可以在层间绝缘层IL的高度处具有比第十宽度WT10大的第十一宽度WT11。
如图48A中所示，绝缘间隙填充图案18可以在第一方向D1上置于半导体图案SP之间。除了上述差异之外，根据本实施例的三维半导体存储器装置可以具有与参照图3A至图3C描述的特征基本相同的特征。由于字线WL具有字线突出部分WLP，因此可以改善沟道可控性。
图49A和图50A是顺序地示出制造具有图48A中所示的平面结构的三维半导体存储器装置的工艺的平面图。图49B和图50B是分别示出沿着图49A和图50A的线A-A'、B-B'和C-C'截取的三维半导体存储器装置的剖面的剖视图。
参照图49A和图49B，第一凹槽G1可以形成为具有与图15A和图15B中所示的结构相同的结构。可以用绝缘间隙填充图案18填充第一凹槽G1。可以蚀刻绝缘间隙填充图案18之间的初步堆叠结构PT，以形成暴露基底1的顶表面的第四孔H4。第四孔H4可以形成为与绝缘间隙填充图案18分隔开。
参照图49A、图49B、图50A和图50B，可以执行各向同性蚀刻工艺以部分地去除通过第四孔H4暴露的层间绝缘层IL。然后，可以共形地形成栅极绝缘层Gox，并且可以通过用导电层填充第四孔H4来形成字线WL。除了上述差异之外，根据本实施例的制造工艺可以具有与上述工艺基本相同的特征。
可以组合参照图2至图50B描述的实施例。例如，图46的屏蔽线SPT可以设置在图3A至图45的实施例中的第一字线WL1和第二字线WL2中的相邻字线之间或在图48A的实施例中的字线WL中的相邻字线之间。参照图38至图45描述的宽度关系和厚度关系可以应用于参照图3A至图37以及图46和图48A描述的实施例。在图38至图48B的实施例中，层间绝缘层IL可以具有与参照图3A至图37描述的结构之一相同的结构。
在根据实施例的三维半导体存储器装置中，可以以各种结构设置层间绝缘层，并且这使得能够使三维半导体存储器装置的性能多样化。此外，字线可以设置为与半导体图案的顶表面和底表面相邻，以改善沟道可控性性能。因此，可以能够改善三维半导体存储器装置的可靠性。
这里已经公开了示例实施例，尽管采用了特定的术语，但是仅以一般的和描述性的含义来使用和解释它们，而不是为了限制的目的。在一些情况下，如在提交本申请时对于本领域普通技术人员将是明显的，除非另有具体指示，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离本发明的由权利要求所阐述的精神和范围的情况下，可以做出形式上和细节上的各种改变。

Claims (20)

1.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
第一半导体图案，第一半导体图案竖直地堆叠在基底上并且沿着竖直方向彼此分隔开，每个第一半导体图案包括：第一端部和第二端部，彼此分隔开；以及第一侧表面和第二侧表面，彼此分隔开，第一侧表面和第二侧表面中的每个将第一端部连接到第二端部；
第一源/漏区和第二源/漏区，位于每个第一半导体图案中，第一源/漏区和第二源/漏区分别与第一端部和第二端部相邻；
沟道区，位于每个第一半导体图案中，沟道区在第一源/漏区与第二源/漏区之间；
第一字线，与第一半导体图案的第一侧表面和沟道区相邻，第一字线在与基底的顶表面垂直的竖直方向上延伸；以及
栅极绝缘层，位于第一字线与第一半导体图案的第一侧表面之间，栅极绝缘层在相邻的第一半导体图案的第一源/漏区之间延伸。
2.根据权利要求1所述的三维半导体存储器装置，其中，栅极绝缘层填充所述相邻的第一半导体图案之间的空间。
3.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括气隙区域，气隙区域在所述相邻的第一半导体图案之间，以暴露栅极绝缘层。
4.根据权利要求1所述的三维半导体存储器装置，其中，第一字线的一部分在所述相邻的第一半导体图案之间延伸。
5.根据权利要求4所述的三维半导体存储器装置，其中，第一字线包括在所述相邻的第一半导体图案之间的空隙。
6.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括在所述相邻的第一半导体图案之间的层间绝缘层，层间绝缘层与栅极绝缘层接触并且由与栅极绝缘层不同的材料形成。
7.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
第二半导体图案，第二半导体图案竖直地堆叠在基底上并彼此分隔开并且与第一半导体图案分隔开，第二半导体图案分别包括与第一半导体图案的第一侧表面相邻的第三侧表面；
第二字线，与第二半导体图案的第三侧表面相邻，第二字线在与基底的顶表面垂直的竖直方向上延伸；以及
屏蔽线，位于第一字线与第二字线之间，屏蔽线与第一字线和第二字线分隔开。
8.根据权利要求7所述的三维半导体存储器装置，其中，第一字线、第二字线和屏蔽线平行于竖直方向并且具有相同的宽度。
9.根据权利要求1所述的三维半导体存储器装置，其中，第一字线的在第一方向上测量的上宽度与第一字线的在第一方向上测量的下宽度不同，第一方向与基底的顶表面平行。
10.根据权利要求9所述的三维半导体存储器装置，其中，第一半导体图案中的最下面的第一半导体图案的在第二方向上测量的宽度与第一半导体图案中的最上面的第一半导体图案的在第二方向上测量的宽度不同，第二方向与基底的顶表面平行并且与第一方向不同。
11.根据权利要求1所述的三维半导体存储器装置，其中，在每个第一半导体图案中，第一端部具有第一厚度，第二端部具有第二厚度，并且在竖直方向上第一厚度与第二厚度不同。
12.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括分别与第一半导体图案的第一端部接触的位线，位线在与基底的顶表面平行的第二方向上延伸，
其中，每条位线在与第一端部接触的位置处具有第一厚度并且在与第一端部分隔开的位置处具有与第一厚度不同的第二厚度。
13.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括分别与第一半导体图案的第二端部接触的数据存储电极，数据存储电极的厚度与第一半导体图案的厚度不同。
14.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
至少一个第一半导体图案和至少一个第二半导体图案，位于基底上，所述至少一个第一半导体图案和所述至少一个第二半导体图案在第一方向上彼此分隔开；
第一字线，位于所述至少一个第一半导体图案与所述至少一个第二半导体图案之间，第一字线与所述至少一个第一半导体图案相邻；
第二字线，位于所述至少一个第一半导体图案与所述至少一个第二半导体图案之间，第二字线与所述至少一个第二半导体图案相邻；以及
屏蔽线，位于第一字线与第二字线之间，屏蔽线与第一字线和第二字线绝缘。
15.根据权利要求14所述的三维半导体存储器装置，其中，第一字线、第二字线和屏蔽线中的每个在竖直方向上从基底的顶表面延伸，屏蔽线的侧表面与第一字线的侧表面和第二字线的侧表面对齐。
16.根据权利要求14所述的三维半导体存储器装置，其中，
所述至少一个第一半导体图案包括堆叠在基底上并且彼此分隔开的多个第一半导体图案，
所述多个第一半导体图案中的每个包括彼此分隔开的第一端部和第二端部，
所述三维半导体存储器装置还包括：
第一源/漏区和第二源/漏区，位于所述多个第一半导体图案中的每个中，第一源/漏区和第二源/漏区分别与第一端部和第二端部相邻；
沟道区，位于所述多个第一半导体图案中的每个中，沟道区在第一源/漏区与第二源/漏区之间；
第一层间绝缘层，位于所述多个第一半导体图案的沟道区之间；以及
第二层间绝缘层，位于所述多个第一半导体图案的第一源/漏区之间或第二源/漏区之间，第一层间绝缘层包括与第二层间绝缘层的材料不同的材料。
17.根据权利要求14所述的三维半导体存储器装置，其中，所述至少一个第一半导体图案包括堆叠在基底上并且彼此分隔开的多个第一半导体图案，并且
所述三维半导体存储器装置还包括在所述多个第一半导体图案中的相邻的第一半导体图案之间的空间，所述空间暴露第一半导体图案的顶表面和底表面。
18.根据权利要求14所述的三维半导体存储器装置，其中，所述至少一个第一半导体图案包括堆叠在基底上并且彼此分隔开的多个第一半导体图案，并且
所述三维半导体存储器装置还包括覆盖所述多个第一半导体图案的顶表面、底表面和侧表面的栅极绝缘层。
19.根据权利要求18所述的三维半导体存储器装置，其中，栅极绝缘层填充所述多个第一半导体图案中的相邻的第一半导体图案之间的空间。
20.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
层间绝缘层和半导体图案，交替堆叠在基底上；以及
字线，穿透半导体图案和层间绝缘层，字线与基底相邻，
其中，字线包括：字线部分，从基底的顶表面竖直地延伸；以及突出部分，从字线部分的侧表面朝向层间绝缘层突出，突出部分彼此分隔开。
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