KR20200039128A - 다기능 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

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Abstract

수직 셀 증가에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판에 부가되는 스트레스로 인한 웨이퍼 와페이지(Wafer Warpage) 문제를 해결하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및 상기 복수의 스트링들 각각의 연결부를 감싸도록 형성된 채, 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 중간 배선층을 포함한다.

Description

다기능 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY INCLUDING MULTI-FUNCTIONAL MIDDLE METALLIZATION AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 수직 셀 증가에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판에 부가되는 스트레스로 인한 웨이퍼 와페이지(Wafer Warpage) 문제를 해결하는 3차원 플래시 메모리 및 그 제조 방법에 대한 것이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 수직적으로 적층되는 단수가 증가됨에 따라, 채널층(227)의 길이가 증가되게 되고, 이는, 셀 전류의 감소 및 셀 특성 열화를 야기한다.
이에, 3차원 플래시 메모리에서 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고, 셀 전류 감소에 따른 셀 특성 열화를 개선하기 위하여, 스트링의 중간 영역에 적어도 하나의 중간 배선층이 배치되는 구조가 제안되었다.
그러나 기존의 비트라인과 동일한 형상으로 구현되는 적어도 하나의 중간 배선층이 배치되는 구조의 3차원 플래시 메모리는, 적어도 하나의 중간 배선층에 의해 스트링 내 채널층이 상부 채널층 및 하부 채널층으로 격리되기 때문에, 기판(200)의 벌크를 기반으로 하는 소거 동작이 적용되기 힘든 단점과, 배선 공정의 복잡도가 상승되며 집적도가 떨어지는 단점이 발생될 수 있다.
따라서, 감소되는 셀 전류를 증가시키고 셀 특성 열화를 개선하는 동시에, 단순한 배선 공정을 이용한 고집적 기술이 제안될 필요가 있다.
또한, 기존의 3차원 플래시 메모리는 수직적으로 적층되는 단수가 증가됨에 따라, 기판에 부가되는 스트레스로 인한 웨이퍼 와페이지(Wafer Warpage) 문제가 발생될 수 있다.
이에, 기판에 부가되는 스트레스로 인한 웨이퍼 와페이지 문제를 해결하는 기술이 제안될 필요가 있다.
일 실시예들은 복수의 스트링들 각각에서 상부 스트링과 하부 스트링을 연결시켜주는 연결부를 감싸도록 형성된 채, 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 플레이트(Plate) 형태의 중간 배선층을 포함함으로써, 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하고, 기판에 부가되는 스트레스로 인한 웨이퍼 와페이지 문제를 해결하는 3차원 플래시 메모리를 제안한다.
다른 일 실시예들은 복수의 스트링들 각각에 매몰된 채 형성되어, 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 라인 형태의 적어도 하나의 중간 배선층을 포함함으로써, 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하고, 기판에 부가되는 스트레스로 인한 웨이퍼 와페이지 문제를 해결하는 3차원 플래시 메모리를 제안한다.
또 다른 일 실시예들은 복수의 스트링들 각각과 하부 버퍼층에 의해 연결되도록 형성되어, 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 라인 형태의 적어도 하나의 중간 배선층을 포함함으로써, 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하고, 기판에 부가되는 스트레스로 인한 웨이퍼 와페이지 문제를 해결하는 3차원 플래시 메모리를 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및 상기 복수의 스트링들 각각의 연결부를 감싸도록 형성된 채, 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 중간 배선층을 포함한다.
일 측면에 따르면, 상기 중간 배선층은, 상기 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 것을 특징으로 한다.
다른 일 측면에 따르면, 상기 중간 배선층은, 플레이트(Plate) 형태로 형성되어, 상기 복수의 스트링들 각각에 의해 공유되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 스트링들에 연결되는 복수의 상부 선택 라인(Upper Selection Line; USL)들 및 복수의 하부 선택 라인(Lower Selection Line; LSL)들은, 평면 상 서로 직교하는 방향으로 연장 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 스트링들 각각의 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 차이를 보상하고자, 상기 복수의 스트링들 각각의 하부 스트링에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및 상기 복수의 스트링들 각각의 연결부에 맞닿도록 적어도 일부가 상기 복수의 스트링들 각각에 매몰된 채 형성되어, 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 포함한다,
일 측면에 따르면, 상기 적어도 하나의 중간 배선층 각각은, 상기 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 것을 특징으로 한다.
다른 일 측면에 따르면, 상기 적어도 하나의 중간 배선층 각각은, 라인 형태로 형성되어, 상기 복수의 스트링들 중 일렬로 정렬된 스트링들 각각에 의해 공유되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 스트링들 각각의 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 차이를 보상하고자, 상기 복수의 스트링들 각각의 하부 스트링에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 중간 배선층은, 상기 적어도 하나의 중간 배선층을 둘러싼 절연층을 통해 상기 복수의 스트링들 각각의 연결부와 연결될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은 기판 상 일 방향으로 하부 스트링을 연장 형성하는 단계; 상기 하부 스트링의 상부 영역에 절연층을 생성하는 단계; 상기 절연층에서 상기 하부 스트링의 상부 영역 중 중앙을 제외한 가장자리를 에칭하는 단계; 상기 에칭된 가장자리 공간에 적어도 하나의 중간 배선층을 형성하는 단계; 상기 절연층에서 상기 하부 스트링의 상부 영역 중 중앙을 에칭하는 단계; 상기 에칭된 중앙 공간에 연결부를 형성하는 단계; 및 상기 연결부의 상부에 상기 일 방향으로 상부 스트링을 연장 형성하는 단계를 포함한다.
일 측면에 따르면, 상기 3차원 플래시 메모리의 제조 방법에서, 상기 적어도 하나의 중간 배선층 각각은, 상기 상부 스트링 및 상기 하부 스트링에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능하며, 상기 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 것을 특징으로 한다.
일 실시예에 따르면, 3차원 플래시 메모리는 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및 상기 복수의 스트링들 사이에서 상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에 배치된 채, 하부 버퍼층에 의해 상기 복수의 스트링들 각각의 연결부과 연결되도록 형성되어 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 포함한다.
일 측면에 따르면, 상기 적어도 하나의 중간 배선층 각각은, 상기 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 것을 특징으로 한다.
다른 일 측면에 따르면, 상기 적어도 하나의 중간 배선층 각각은, 라인 형태로 형성되어, 상기 복수의 스트링들 중 일렬로 정렬된 스트링들 각각에 의해 공유되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 스트링들 각각의 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 차이를 보상하고자, 상기 복수의 스트링들 각각의 하부 스트링에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가하는 것을 특징으로 할 수 있다.
일 실시예들은 복수의 스트링들 각각에서 상부 스트링과 하부 스트링을 연결시켜주는 연결부를 감싸도록 형성된 채, 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 플레이트(Plate) 형태의 중간 배선층을 포함함으로써, 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하고, 기판에 부가되는 스트레스로 인한 웨이퍼 와페이지 문제를 해결하는 3차원 플래시 메모리를 제안할 수 있다.
다른 일 실시예들은 복수의 스트링들 각각에 매몰된 채 형성되어, 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 라인 형태의 적어도 하나의 중간 배선층을 포함함으로써, 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하고, 기판에 부가되는 스트레스로 인한 웨이퍼 와페이지 문제를 해결하는 3차원 플래시 메모리를 제안할 수 있다.
또 다른 일 실시예들은 복수의 스트링들 각각과 하부 버퍼층에 의해 연결되도록 형성되어, 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 라인 형태의 적어도 하나의 중간 배선층을 포함함으로써, 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하고, 기판에 부가되는 스트레스로 인한 웨이퍼 와페이지 문제를 해결하는 3차원 플래시 메모리를 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리에서 중간 배선층을 기준으로 하는 상면도이다.
도 4는 도 3에 도시된 3차원 플래시 메모리에서 X축을 기준으로 하는 단면도이다.
도 5는 도 3에 도시된 3차원 플래시 메모리에 연결되는 USL 및 LSL의 배치 형태를 설명하기 위한 단면도이다.
도 6은 도 3에 도시된 3차원 플래시 메모리에서 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 사이의 차이를 보상하는 방법을 설명하기 위한 도면이다.
도 7은 다른 실시예에 따른 3차원 플래시 메모리에서 적어도 하나의 중간 배선층을 기준으로 하는 상면도이다.
도 8는 도 7에 도시된 3차원 플래시 메모리에서 X축을 기준으로 하는 단면도이다.
도 9a 내지 9b는 도 7에 도시된 3차원 플래시 메모리의 다양한 구현 예시를 설명하기 위한 도면이다.
도 10a 내지 10h는 도 9b에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
도 10i는 도 9b에 도시된 3차원 플래시 메모리의 스트링에 대해 Z축 방향으로 잘린 단면도를 나타낸다.
도 11은 또 다른 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리에서 중간 배선층을 기준으로 하는 상면도이고, 도 4는 도 3에 도시된 3차원 플래시 메모리에서 X축을 기준으로 하는 단면도이며, 도 5는 도 3에 도시된 3차원 플래시 메모리에 연결되는 USL 및 LSL의 배치 형태를 설명하기 위한 단면도이고, 도 6은 도 3에 도시된 3차원 플래시 메모리에서 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 사이의 차이를 보상하는 방법을 설명하기 위한 도면이다.
도 3 내지 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 기판(310) 상 일 방향으로 연장 형성되는 복수의 스트링들(320, 330), 복수의 스트링들(320, 330) 각각에 형성된 연결부(321, 331) 및 중간 배선층(340)을 포함한다.
복수의 스트링들(320, 330) 각각은 일 방향으로 연장 형성되는 채널층(322, 332)을 포함하는 것으로 설명 및 도시되나 이에 제한되거나 한정되지 않고, 채널층(322, 332) 이외에도 채널층(322, 332)에 대해 수직적으로 적층되는 복수의 전극층들(미도시) 및 복수의 전극층들의 사이 사이에 배치되는 복수의 절연층들(미도시)을 포함할 수 있다. 또한, 채널층(322, 332)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(322, 332)의 내부를 채우는 매립막(323, 333)이 더 배치될 수 있다.
연결부(321, 331)는, 복수의 스트링들(320, 330) 각각이 연장 형성되는 방향으로 복수의 스트링들(320, 330) 각각의 중간 영역에서 복수의 스트링들(320, 330) 각각의 상부 스트링(324, 334)과 하부 스트링(325, 335)을 서로 연결시킨다. 예를 들어, 연결부(321, 331)는 채널층(322, 332)과 동일하게 N-형의 이온 주입 공정을 통해 N-형 물질(예컨대, N-형 폴리실리콘)로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 금속 물질로도 형성될 수 있다. 이처럼, 연결부(321, 331)가 스트링(320, 330)의 중간 영역에서 상부 스트링(324, 334)과 하부 스트링(325, 335)을 서로 연결시킴에 따라, 상부 스트링(324, 334)에 포함되는 채널층(322, 332) 및 하부 스트링(325, 335)에 포함되는 채널층(322, 332) 모두는 기판(310)과 연결되게 되고, 이로 인해 벌크 기반의 소거 동작이 수행될 수 있다.
중간 배선층(340)은 복수의 스트링들(320, 330) 각각의 연결부(321, 331)를 감싸도록 형성된 채, 복수의 스트링들(320, 330) 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용될 수 있다. 보다 상세하게, 중간 배선층(340)은 복수의 스트링들(320, 330) 각각에 의해 공유되도록 플레이트(Plate) 형태로 형성됨으로써, 배선 공정의 단순화를 도모할 수 있다. 이하, 중간 배선층(340)이 복수의 스트링들(320, 330) 사이에서 공유된다는 것은, 중간 배선층(340)이 복수의 스트링들(320, 330) 중 제1 스트링(320)에 대한 소스 전극으로 사용되는 동시에, 제2 스트링(330)에 대해서도 소스 전극으로 사용되는 것을 의미한다. 이를 위해, 중간 배선층(340)은 제1 스트링(320)의 연결부(321)와 연결되는 동시에 제2 스트링(330)의 연결부(331)와도 연결될 수 있다. 일례로, 중간 배선층(340)은 복수의 스트링들(320, 330) 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능하도록 금속 물질(W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 어느 하나)로 플레이트 형태로 형성될 수 있다.
복수의 스트링들(320, 330) 각각의 동작에 따른 중간 배선층(340)의 동작 예시로, 복수의 스트링들(320, 330) 각각에 대해 판독 동작이 수행될 경우, 중간 배선층(340)은 소스 전극으로 사용될 수 있으며, 프로그램 동작 및 소거 동작이 수행될 경우, 플로팅(Floating) 상태를 유지할 수 있다.
또한, 도면에는 도시되지 않았지만, 중간 배선층(340)은 복수 개로 구현될 수 있다. 이러한 경우, 복수의 중간 배선층들은 복수의 스트링들(320, 330)이 연장 형성되는 일 방향에서 순서대로 이격되어 배치될 수 있다.
또한, 중간 배선층(340)은 도면과 같이 상하부에 배치된 절연층(341)에 의해 상하부가 둘러싸여 있을 수 있다.
특히, 이러한 중간 배선층(340)은 복수의 스트링들(320, 330) 각각의 중간 영역에 형성됨으로써, 기판(310)에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용될 수 있다.
이 때, 중간 배선층(340)은 하나의 배선 플레이트로 형성되기 때문에, 복수의 스트링들(320, 330)에서 선택된 메모리 셀을 제외한 선택되지 않은 메모리 셀에 대한 오작동을 야기할 수 있다. 이를 방지하고자, 일 실시예에 따른 3차원 플래시 메모리(300)는, 도 5에 도시된 바와 같이 복수의 스트링들(320, 330)에 연결되는 복수의 상부 선택 라인(Upper Selection Line; USL)들(510) 및 복수의 하부 선택 라인(Lower Selection Line; LSL)들(520)이 평면 상 서로 직교하는 방향으로 연장 형성되도록 한다. 즉, 복수의 상부 선택 라인들(510)은, 도면 상 가려진 뒷부분에 순서대로 복수 개가 X축 방향으로 연장 형성되어 있을 수 있고, 복수의 하부 선택 라인들(520)은 도면에 나타난 바와 같이 복수 개가 Y축 방향으로 연장 형성되어 있을 수 있다. 이하, 메모리 셀은, 3차원 플래시 메모리(300)에서 정보 저장 요소인 전하 저장층 및 전하 저장층과 직접적으로 맞닿는 전극층을 의미한다.
이러한 구조의 3차원 플래시 메모리(300)에서 메모리 셀의 판독 동작 시 상부 스트링(324, 334)은 중간 배선층(340)을 소스 전극으로 사용하고 하부 스트링(325, 335)은 기판(310)에 배치된 배선층(미도시)을 소스 전극으로 사용한다. 따라서, 하부 스트링(325, 335)에 포함되는 메모리 셀에 대한 판독 동작이 수행될 경우, 상부 스트링(324, 334)의 길이로 인해 드레인단 저항이 보임에 따라 셀 전류가 감소되어 상부 스트링(324, 334) 및 하부 스트링(325, 335) 사이의 셀 문턱 전압의 차이가 발생될 수 있다. 이러한 문제점을 해결하고자, 일 실시예에 따른 3차원 플래시 메모리(300)는 도 6에 도시된 바와 같이 복수의 스트링들(320, 330) 각각의 하부 스트링(325, 335)에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가함으로써, 복수의 스트링들(320, 330) 각각의 상부 스트링(324, 334) 및 하부 스트링(325, 335) 사이의 셀 문턱 전압 차이를 보상할 수 있다.
이와 같이 일 실시예에 따른 3차원 플래시 메모리(300)는, 복수의 스트링들(320, 330) 각각에서 상부 스트링(324, 334)과 하부 스트링(325, 335)을 연결시켜주는 연결부(321, 331)를 감싸도록 형성된 채, 기판(310)에 부가되는 기계적 스트레스를 완화하는 스트레스 완화층으로 사용되는 플레이트 형태의 중간 배선층(340)을 포함함으로써, 채널층(322, 332)의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판(310)의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하고, 기판(310)에 부가되는 스트레스로 인한 웨이퍼 와페이지 문제를 해결하는 효과를 달성할 수 있다.
도 7은 다른 실시예에 따른 3차원 플래시 메모리에서 적어도 하나의 중간 배선층을 기준으로 하는 상면도이고, 도 8는 도 7에 도시된 3차원 플래시 메모리에서 X축을 기준으로 하는 단면도이다.
도 7 내지 8을 참조하면, 다른 실시예에 따른 3차원 플래시 메모리(700)는 기판(710) 상 일 방향으로 연장 형성되는 복수의 스트링들(720, 730, 740, 750, 760), 복수의 스트링들(720, 730, 740, 750, 760) 각각에 형성된 연결부(721) 및 적어도 하나의 중간 배선층(770, 780)을 포함한다.
복수의 스트링들(720 730, 740, 750, 760) 각각은 일 방향으로 연장 형성되는 채널층(722)을 포함하는 것으로 설명 및 도시되나 이에 제한되거나 한정되지 않고, 채널층(722) 이외에도 채널층(722)에 대해 수직적으로 적층되는 복수의 전극층들(미도시) 및 복수의 전극층들의 사이 사이에 배치되는 복수의 절연층들(미도시)을 포함할 수 있다. 또한, 채널층(722)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(722)의 내부를 채우는 매립막(723)이 더 배치될 수 있다.
연결부(721)는, 복수의 스트링들(720, 730, 740, 750, 760) 각각이 연장 형성되는 방향으로 복수의 스트링들(720, 730, 740, 750, 760) 각각의 중간 영역에서 복수의 스트링들(720, 730, 740, 750, 760) 각각의 상부 스트링(724)과 하부 스트링(725)을 서로 연결시킨다. 예를 들어, 연결부(721)는 채널층(722)과 동일하게 N-형의 이온 주입 공정을 통해 N-형 물질(예컨대, N-형 폴리실리콘)로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 금속 물질로도 형성될 수 있다. 이처럼, 연결부(721)가 스트링(720, 730, 740, 750, 760)의 중간 영역에서 상부 스트링(724)과 하부 스트링(725)을 서로 연결시킴에 따라, 상부 스트링(724)에 포함되는 채널층(722) 및 하부 스트링(725)에 포함되는 채널층(722) 모두는 기판(710)과 연결되게 되고, 이로 인해 벌크 기반의 소거 동작이 수행될 수 있다.
적어도 하나의 중간 배선층(770, 780)은 복수의 스트링들(720, 730, 740, 750, 760) 각각의 연결부(721)에 맞닿도록 적어도 일부가 복수의 스트링들(720, 730, 740, 750, 760) 각각에 매몰된 채 형성되어, 복수의 스트링들(720, 730, 740, 750, 760) 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용될 수 있다.
보다 상세하게, 3차원 플래시 메모리(700)에 포함되는 상부 배선층(미도시)이 소스 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝데 인접하는 중간 배선층(770, 780)은, 드레인 전극으로 사용될 수 있으며, 상부 배선층이 드레인 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 중간 배선층(770, 780)은 소스 전극으로 사용될 수 있다.
이 때, 적어도 하나의 중간 배선층(770 및 780)은 복수의 스트링들(720, 730, 740, 750, 760) 중 일렬로 정렬된 스트링들(720, 730 및 740, 750, 760) 각각에 의해 공유되도록 라인 형태로 형성될 수 있다. 예를 들어, 제1 중간 배선층(770)은 복수의 스트링들(720, 730, 740, 750, 760) 중 일렬로 정렬된 스트링들(720, 730)의 연결부(721)와 맞닿은 채 연결되어 스트링들(720, 730)에 의해 공유될 수 있으며, 제2 중간 배선층(780)은 복수의 스트링들(720, 730, 740, 750, 760) 중 일렬로 정렬된 스트링들(740, 750, 760)의 연결부와 맞닿은 채 연결되어 스트링들(740, 750, 760)에 의해 공유될 수 있다. 이하, 적어도 하나의 중간 배선층(770 및 780)이 복수의 일렬로 정렬된 스트링들(720, 730 및 740, 750, 760) 각각에 의해 공유된다는 것은, 제1 중간 배선층(770)이 일렬로 정렬된 스트링들(720, 730) 중 제1 스트링(720)에 대한 소스 전극으로 사용되는 동시에, 제2 스트링(730)에 대해서도 소스 전극으로 사용되는 것을 의미한다. 이를 위해, 중간 배선층(770)은 제1 스트링(720)의 연결부(721)와 연결되는 동시에 제2 스트링(730)의 연결부와도 연결될 수 있다. 일례로, 적어도 하나의 중간 배선층(770 및 780)은 일렬로 정렬된 스트링들(720, 730 및 740, 750, 760) 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능하도록 금속 물질(W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 어느 하나)로 라인 형태로 형성될 수 있다.
도 3 내지 4를 참조하여 상술된 3차원 플래시 메모리(300)와 마찬가지로, 다른 실시예에 따른 3차원 플래시 메모리(700) 역시 적어도 하나의 중간 배선층(770, 780)을 복수의 스트링들(720, 730, 740, 750, 760) 각각이 연장 형성되는 일 방향으로 복수 개 구현할 수 있다. 이러한 경우, 복수의 스트링들(720, 730, 740, 750, 760) 각각이 연장 형성되는 일 방향으로 복수 개 구현된 중간 배선층들은 복수의 스트링들(720, 730, 740, 750, 760) 각각이 연장 형성되는 일 방향(수직 방향)에서 순서대로 이격되어 배치될 수 있다.
예를 들어, 제1 스트링(720)에 수직 방향으로 상부 중간 배선층 및 하부 중간 배선층이 구현된다면, 상부 중간 배선층이 드레인 전극으로 사용됨에 따라 상부 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 하부 중간 배선층은 소스 전극으로 사용될 수 있다. 반면에, 상부 중간 배선층이 소스 전극으로 사용됨에 따라 상부 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 하부 중간 배선층은 드레인 전극으로 사용될 수 있다.
즉, 적어도 하나의 중간 배선층(770, 780)은, 제어하고자 하는 메모리 셀을 수직 방향으로 사이에 두는 인접한 다른 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 사용됨에 응답하여, 사용되는 어느 하나의 전극을 제외한 나머지 하나의 전극으로 적응적으로 사용될 수 있다. 이하, 하나의 배선층이 경우에 따라 드레인 전극으로도 사용되고, 소스 전극으로도 사용되는 것은, 해당 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있도록 재구성 가능하게 형성되었음을 의미한다. 이에, 적어도 하나의 중간 배선층(770, 780)은 재구성 가능하게 형성될 수 있다.
또한, 적어도 하나의 중간 배선층(770, 780)은 상하부에 배치된 절연층(미도시)에 의해 상하부가 둘러싸여 있을 수 있으며, 더 나아가, 적어도 하나의 중간 배선층(770, 780) 각각의 상하좌우 모두가 절연층에 의해 둘러싸인 구조로 구현됨으로써, 적어도 하나의 중간 배선층(770, 780)은 상하좌우를 둘러싼 절연층을 통해 복수의 스트링들(720, 730, 740, 750, 760) 각각의 연결부와 연결될 수도 있다.
특히, 적어도 하나의 중간 배선층(770, 780)은 복수의 스트링들(720, 730, 740, 750, 760) 각각의 중간 영역에 형성됨으로써, 기판(710)에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용될 수 있다.
이 때, 중간 배선층(340)은 배선 라인 형태로 형성되기 때문에, 복수의 스트링들(320, 330)에서 선택된 메모리 셀을 제외한 선택되지 않은 메모리 셀에 대한 오작동을 야기하지 않기 때문에, 복수의 스트링들(720, 730, 740, 750, 760)과 연결되는 복수의 상부 선택 라인(Upper Selection Line; USL)들 및 복수의 하부 선택 라인(Lower Selection Line; LSL)들은 평면 상 동일한 방향으로 연장 형성될 수 있다.
이러한 구조의 3차원 플래시 메모리(700)에서 메모리 셀의 판독 동작 시 상부 스트링(724)이 중간 배선층(770)을 소스 전극으로 사용하고 하부 스트링(725)은 기판(710)에 배치된 배선층(미도시)을 소스 전극으로 사용하는 경우, 하부 스트링(725)에 포함되는 메모리 셀에 대한 판독 동작이 수행되면, 상부 스트링(724)의 길이로 인해 드레인단 저항이 보임에 따라 셀 전류가 감소되어 상부 스트링(724) 및 하부 스트링(725) 사이의 셀 문턱 전압의 차이가 발생될 수 있다. 이러한 문제점을 해결하고자, 다른 실시예에 따른 3차원 플래시 메모리(700)는 도 6에 도시된 바와 같이 복수의 스트링들(720, 730, 740, 750, 760) 각각의 하부 스트링(725)에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가함으로써, 복수의 스트링들(720, 730, 740, 750, 760) 각각의 상부 스트링(724) 및 하부 스트링(725) 사이의 셀 문턱 전압 차이를 보상할 수 있다.
이와 같이 다른 실시예에 따른 3차원 플래시 메모리(700)는, 복수의 스트링들(720, 730, 740, 750, 760) 각각에 매몰된 채 형성되어, 기판(710)에 부가되는 기계적 스트레스를 완화하는 스트레스 완화층으로 사용되는 라인 형태의 적어도 하나의 중간 배선층(770, 780)을 포함함으로써, 채널층(722)의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판(710)의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하고, 기판(710)에 부가되는 스트레스로 인한 웨이퍼 와페이지 문제를 해결하는 효과를 달성할 수 있다.
또한 상술된 3차원 플래시 메모리(700)는 도 7 내지 8을 참조하여 도시된 구조와 변형된 구조를 갖게 될 수도 있다. 이에 대한 상세한 설명은 도 9를 참조하여 기재하기로 한다.
도 9a 내지 9b는 도 7에 도시된 3차원 플래시 메모리의 다양한 구현 예시를 설명하기 위한 도면이다.
도 9a 내지 9b를 참조하면, 3차원 플래시 메모리(910, 920)는 적어도 하나의 중간 배선층이 복수의 스트링들 각각의 연결부에 맞닿도록 적어도 일부가 복수의 스트링들 각각에 매몰된 채 형성되어 복수의 스트링들 중 일렬로 정렬된 스트링들 각각에 의해 공유되는 것을 전제로 다양한 구조를 갖도록 구현될 수 있다. 이에 다른 실시예에 따른 3차원 플래시 메모리(910, 920)는 도면에 도시된 실시예에 한정되거나 제한되지 않는다.
도 10a 내지 10h는 도 9b에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이고, 도 10i는 도 9b에 도시된 3차원 플래시 메모리의 스트링에 대해 Z축 방향으로 잘린 단면도를 나타낸다. 그러나 이에 제한되거나 한정되지 않고, 적어도 하나의 중간 배선층이 복수의 스트링들 각각의 연결부에 맞닿도록 적어도 일부가 복수의 스트링들 각각에 매몰된 채 형성되어 복수의 스트링들 중 일렬로 정렬된 스트링들 각각에 의해 공유되는 것을 전제로 다양한 구조로 구현되는 3차원 플래시 메모리(예컨대, 도 7을 참조하여 상술된 3차원 플래시 메모리)의 제조 방법 역시 동일한 과정들로 수행될 수 있으며, 이하 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행될 수 있다.
또한, 이하, 도 10a 내지 10h의 단면도들은 3차원 플래시 메모리의 제조 방법을 설명하기 위해 도 9b에 도시된 스트링들에 대해 X축 방향으로 잘린 단면도를 의미한다.
우선, 제조 시스템은 도 10a와 같이 기판(1010) 상 일 방향으로 하부 스트링(1020)을 연장 형성한다. 이 때, 하부 스트링(1020)은 일 방향으로 연장 형성되는 채널층(1021)을 포함하도록 형성될 수 있다.
이어서, 제조 시스템은 도 10b와 같이 하부 스트링(1020)의 상부 영역에 절연층(1030)을 생성한다.
그 다음, 제조 시스템은 도 10c와 같이 절연층(1030)에서 하부 스트링(1020)의 상부 영역 중 중앙을 제외한 가장자리를 에칭한다.
그 다음, 제조 시스템은 도 10 e와 같이, 에칭된 가장자리 공간(1031)에 적어도 하나의 중간 배선층(1040)을 형성한다. 이 때, 제조 시스템은 적어도 하나의 중간 배선층(1040)을 형성하기 이전에, 도 10d와 같이 하부 스트링(1020)의 채널층(1021) 중 적어도 하나의 중간 배선층(1040)이 형성될 영역과 맞닿는 영역에 N+형 이온 주입 공정을 통해 N+형 영역(1022)을 형성할 수 있다.
그 다음, 제조 시스템은 도 10f와 같이 절연층(1030)에서 하부 채널층(1020)의 상부 영역 중 중앙을 에칭한다.
그 다음, 제조 시스템은 도 10g와 같이, 에칭된 중앙 공간(1032)에 연결부(1050)를 형성한다. 여기서, 연결부(1050)는 채널층(1021)과 동일하게 N-형의 이온 주입 공정을 통해 N-형 물질(예컨대, N-형 폴리실리콘)로 형성될 수 있다.
그 후, 제조 시스템은 도 10h와 같이 연결부(1050)의 상부에 일 방향으로 상부 스트링(1060)을 연장 형성한다.
이와 같은 과정들을 거쳐 형성되는 3차원 플래시 메모리는 적어도 하나의 중간 배선층(1040)이 스트링(1020, 1060)에 매몰된 채 상부 스트링(1060) 및 하부 스트링(1020)의 사이 연결부(1050)와 맞닿도록 라인 형태로 형성되도록 함으로써, 기판(1010)에 부가되는 기계적 스트레스를 완화하는 동시에, 채널층(1021)의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 집적도를 향상시키며 배선 공정을 단순화하는 효과를 달성할 수 있다.
또한, 이와 같은 과정들을 거쳐 제조된 3차원 플래시 메모리(920)는, 도 9b에 도시된 3차원 플래시 메모리(920)의 스트링에 대해 Z축 방향으로 잘린 단면도를 나타내는 도 10i과 같이 기판(1010)의 벌크로부터 상부를 향하는 방향으로 인가되는 벌크 소거 바이어스에 의해 기판(1010)의 벌크를 기반으로 하는 소거 동작을 수행할 수 있다.
이상, 도 9b에 도시된 3차원 플래시 메모리(920)의 제조 방법에 대해 설명하였으나, 도 3 내지 4를 참조하여 상술된 3차원 플래시 메모리(300)의 제조 방법 및 도 11을 참조하여 후술되는 3차원 플래시 메모리의 제조 방법 역시 동일한 원리로 유사한 과정들을 거쳐 수행될 수 있다.
도 11은 또 다른 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
도 11을 참조하면, 또 다른 실시예에 따른 3차원 플래시 메모리(1100)는 도 7 내지 8을 참조하여 상술된 3차원 플래시 메모리(700)와 유사한 구조를 가지나, 기판(1110) 상 일 방향으로 연장 형성되는 복수의 스트링들(1120, 1130, 1140, 1150) 사이에 적어도 하나의 중간 배선층(1160)이 배치되며, 적어도 하나의 중간 배선층(1160)이 복수의 스트링들(1120, 1130, 1140, 1150) 각각과 하부 버퍼층(1170)을 통해 연결된다는 점에서만 차이가 있다. 보다 상세하게, 또 다른 실시예에 따른 3차원 플래시 메모리(1100)에서, 적어도 하나의 중간 배선층(1160)은 복수의 스트링들(1120, 1130, 1140, 1150) 사이에서 복수의 스트링들(1120, 1130, 1140, 1150) 각각이 연장 형성되는 방향으로 복수의 스트링들(1120, 1130, 1140, 1150) 각각의 중간 영역에 배치된 채, 하부 버퍼층(1170)에 의해 복수의 스트링들(1120, 1130, 1140, 1150) 각각의 연결부와 연결되도록 형성되어 복수의 스트링들(1120, 1130, 1140, 1150) 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용될 수 있다.
이 외의 구조 및 각 구성부에서의 기능은 도 7 내지 8을 참조하여 상술된 3차원 플래시 메모리(700)와 동일하므로 상세한 설명을 생략하기로 한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (16)

  1. 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들;
    상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및
    상기 복수의 스트링들 각각의 연결부를 감싸도록 형성된 채, 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 중간 배선층
    을 포함하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 중간 배선층은,
    상기 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제1항에 있어서,
    상기 중간 배선층은,
    플레이트(Plate) 형태로 형성되어, 상기 복수의 스트링들 각각에 의해 공유되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제1항에 있어서,
    상기 복수의 스트링들에 연결되는 복수의 상부 선택 라인(Upper Selection Line; USL)들 및 복수의 하부 선택 라인(Lower Selection Line; LSL)들은,
    평면 상 서로 직교하는 방향으로 연장 형성되는 것을 특징으로 하는 3차원 플랫 메모리.
  5. 제1항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 복수의 스트링들 각각의 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 차이를 보상하고자, 상기 복수의 스트링들 각각의 하부 스트링에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들;
    상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및
    상기 복수의 스트링들 각각의 연결부에 맞닿도록 적어도 일부가 상기 복수의 스트링들 각각에 매몰된 채 형성되어, 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층
    을 포함하는 3차원 플래시 메모리.
  7. 제6항에 있어서,
    상기 적어도 하나의 중간 배선층 각각은,
    상기 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제6항에 있어서,
    상기 적어도 하나의 중간 배선층 각각은,
    라인 형태로 형성되어, 상기 복수의 스트링들 중 일렬로 정렬된 스트링들 각각에 의해 공유되는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 제6항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 복수의 스트링들 각각의 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 차이를 보상하고자, 상기 복수의 스트링들 각각의 하부 스트링에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 제6항에 있어서,
    상기 적어도 하나의 중간 배선층은,
    상기 적어도 하나의 중간 배선층을 둘러싼 절연층을 통해 상기 복수의 스트링들 각각의 연결부와 연결되는, 3차원 플래시 메모리.
  11. 기판 상 일 방향으로 하부 스트링을 연장 형성하는 단계;
    상기 하부 스트링의 상부 영역에 절연층을 생성하는 단계;
    상기 절연층에서 상기 하부 스트링의 상부 영역 중 중앙을 제외한 가장자리를 에칭하는 단계;
    상기 에칭된 가장자리 공간에 적어도 하나의 중간 배선층을 형성하는 단계;
    상기 절연층에서 상기 하부 스트링의 상부 영역 중 중앙을 에칭하는 단계;
    상기 에칭된 중앙 공간에 연결부를 형성하는 단계; 및
    상기 연결부의 상부에 상기 일 방향으로 상부 스트링을 연장 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  12. 제11항에 있어서,
    상기 적어도 하나의 중간 배선층 각각은,
    상기 상부 스트링 및 상기 하부 스트링에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능하며, 상기 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  13. 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들;
    상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및
    상기 복수의 스트링들 사이에서 상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에 배치된 채, 하부 버퍼층에 의해 상기 복수의 스트링들 각각의 연결부과 연결되도록 형성되어 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층
    을 포함하는 3차원 플래시 메모리.
  14. 제13항에 있어서,
    상기 적어도 하나의 중간 배선층 각각은,
    상기 기판에 부가되는 기계적 스트레스(Mechanical Stress)를 완화하는 스트레스 완화층(Stress Released Layer)으로 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  15. 제13항에 있어서,
    상기 적어도 하나의 중간 배선층 각각은,
    라인 형태로 형성되어, 상기 복수의 스트링들 중 일렬로 정렬된 스트링들 각각에 의해 공유되는 것을 특징으로 하는 3차원 플래시 메모리.
  16. 제13항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 복수의 스트링들 각각의 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 차이를 보상하고자, 상기 복수의 스트링들 각각의 하부 스트링에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
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