CN1788351A - 包含隔离沟槽和场效应晶体管的集成电路装置及相关制造方法 - Google Patents
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Abstract
本发明涉及包括存储单元区域(12)的存储电路装置，该存储单元区域包含多个存储单元晶体管(T00至T21)。通过选择晶体管(TD0)选择一列中的存储单元晶体管(T00、T01)。选择晶体管(TD0)为三个控制区的晶体管，其控制区延伸到隔离沟槽(G0、G1)内。后者(G0、G1)也用于隔离存储单元区(12)的不同列的存储单元晶体管(T00，T10)。该装置增加了集成水平。
Description
本发明涉及集成电路装置，特别涉及含有掺杂衬底的集成存储电路装置。使用隔离沟槽隔离电路装置中的场效应晶体管，例如存储单元阵列的一列中的存储单元之间的场效应晶体管，见例如US 6,438,030 B1。然而，也在存储单元阵列外部使用隔离沟槽。
隔离沟槽含有由两个相互对立的沟槽壁上的电绝缘材料组成的沟槽壁隔离区域。沟槽的底部可类似地被覆盖电绝缘材料。然而，或者，隔离沟槽的底部没有任何隔离区域。此外，隔离沟槽含有中间壁隔离区域，该区域由位于两个相对的沟槽壁之间的中间区域中的电绝缘材料组成。例如，该沟槽完全被填充绝缘材料。
此外，该集成电路装置至少含有一个场效应晶体管，该场效应晶体管具有栅极区和两个连接区，该场效应晶体管工作时在所述区域之间形成沟道区。
本发明的一个目标是规定一种具有简单设计的集成电路装置，该继承电路装置可以容易地制造、含有隔离沟槽及场效应晶体管、并可以高集成水平制造，尤其是甚至当其包含比该集成电路装置中的其它场效应晶体管切换更大电流或更高电压的场效应晶体管时。
通过具有专利权利要求1中所说明的方法步骤的电路布置实现涉及集成电路装置的该目标。在从属权利要求中详细说明各种演变。
本发明是基于这样的思想：如果隔离沟槽不是只执行将集成电路装置的子区域相互隔离的隔离功能，而且还具有至少一种附加功能，则可以提高集成电路装置的集成水平。在根据本发明的集成电路装置中，该附加功能涉及容纳场效应晶体管的栅极区。如果既在隔离沟槽之内又在隔离沟槽之外设置场效应晶体管的栅极区，则当需要相同的芯片面积时可以以简单的方式增大控制区域的有效控制宽度或控制长度，或者当栅极区的宽度与/或长度保持相同时可减小所需的芯片面积。
因此除了在开始时提及的部件之外，根据本发明的集成电路装置还具有隔离沟槽，其中两个相对沟槽壁之间的中心区域和沟槽底部的距离优选大于沟槽深度的1/5或甚至大于沟槽深度的1/3。该隔离沟槽在靠近沟槽边缘的区域被填充导电材料，该导电材料形成的该场效应晶体管的栅极区，该晶体管借助于该隔离沟槽与其周围区域隔离。因此只有该隔离沟槽的下部区域用于电隔离。该隔离沟槽的上部区域被用于容纳场效应晶体管的栅极区。
就隔离而言，有两种情形是特别重要的。第一种重要的情形为场效应晶体管的栅极处于0伏特，因此该场效应晶体管截止。隔离沟槽则防止场效应晶体管的漏极电压(例如高于5伏特)到达处于较低电势(例如为0伏特)或负电势的相邻场效应晶体管的栅极区。
第二种重要的情形为场效应晶体管的栅极或者栅极区上处于正电势(例如10伏特)。隔离沟槽防止在控制线下方形成寄生场效应晶体管，该场效应晶体管和相邻的场效应晶体管连接到该控制线。否则，如果相邻的场效应晶体管的栅极区处于低电势(例如0伏特)，该场效应晶体管的漏极电势(例如为1伏特)将穿过诸如上述的寄生场效应晶体管到达该相邻的场效应晶体管的栅极区。
在一个演变中，在中间壁隔离区和沟槽底部之间设有优选为掺杂多晶硅的导电材料，由此允许良好地填充甚至深的和狭窄的沟槽。例如，深沟槽的深度大于1μm(微米)或者大于2μm。或者，在中间壁隔离区和沟槽底部之间只设有电绝缘材料，例如具有非常好的电隔离特性的氧化物。
在另一个演变中，该隔离沟槽在靠近沟槽边缘并毗邻另一个场效应晶体管的栅极区的另一个区域内含有绝缘材料，而非导电材料。
因此，沿沟槽方向排列平面场效应晶体管以及栅极区也延伸到隔离沟槽内的场效应晶体管。这就产生了这样的自由度，即允许选择栅极区延伸到隔离沟槽中的场效应晶体管。通过用绝缘材料填充场效应晶体管的栅极区中靠近沟槽边缘的区域，可以采用简单的方式在同一隔离沟槽上制造出只需要相对窄的栅极区的场效应晶体管或者将栅极区设置在隔离沟槽中会出现问题的场效应晶体管(例如具有浮栅的晶体管)。
在下一个演变中，导电材料延伸超出沟槽壁而进入和该隔离沟槽毗邻的隔离沟槽内。该导电材料形成同一场效应晶体管的栅极区与/或相邻沟槽内的另一个场效应晶体管的栅极区。通过将隔离沟槽的上部区域用于设置三栅晶体管的侧栅极区，这种改进以简单的方式形成了所谓的三栅晶体管。
在下一个演变中，隔离沟槽穿过设在衬底(例如掺杂的阱)中的掺杂层。该沟槽终止于掺杂类型相反的层或阱中。或者，该沟槽也穿过掺杂类型相反的层并终止于另一个掺杂层或终止于该衬底内。这种措施使得隔离沟槽也执行隔离掺杂层的功能，这改善了电路的电学特性并提供了额外的驱动能力。
在下一个演变中，该电路装置含有存储单元阵列，该阵列包含以矩阵形式排列的大量存储单元。栅极区延伸到隔离沟槽中的场效应晶体管是用于同时选择一列或一列区段(column section)中的存储单元的选择晶体管。当选择列区段时，也使用局部列区段的表述，尤其是可连接到全局位线的局部位线。为了确保单元晶体管的存取时间尽可能地短，必须使读取电流路径上的所有电压降最小。由于选择晶体管对此有重大的贡献，所以必须通过尽可能大的有效沟道宽度最小化该晶体管上的电压降。因此，选择晶体管的栅极区必须尽可能地宽。然而，额外要求的宽度不会导致对额外的芯片面积的需要，因为该选择晶体管的栅极区的一部分被设置在隔离沟槽内。
或者，或另外，选择晶体管的栅极区所在的隔离沟槽也在不同列存储单元的存储单元之间延伸。在一个改进中，选择晶体管区域内的隔离沟槽的深度不同于在存储单元阵列区域中的深度。优选该隔离沟槽在选择晶体管区域中的深度大于在存储单元阵列区域中的深度。
在另一个演变中，用于选择存储单元的一列或者一个列区段中的存储单元的选择线位于该隔离沟槽内。这允许相互靠近地设置这些隔离沟槽。通过将选择晶体管的相对宽的栅极区设置在隔离沟槽内可以进一步降低该小间距。
在下一个演变中，至少一列中的存储单元通过掺杂层而互相电连接。该掺杂层优选位于该列的存储单元的沟道区的下方。“掩埋”源线的这个概念，例如在US 6,438,030 B1中得到解释。此外在这种情形下，隔离沟槽可以设置成相互靠近。如果选择晶体管在形式上为三栅晶体管，这导致隔离沟槽之间的距离进一步降低，并因此进一步提高集成水平。
在下一个演变中，在背对衬底的选择晶体管的栅极区一侧上设有电绝缘隔离层和导电层，且这两层和栅极区的至少一部分一起被共同地构造。这个措施意味着无需除去选择晶体管区域内的该另外的导电层。在单元阵列区域内，为了驱动晶体管需要该另外的电绝缘层。然而，这个层在选择晶体管区域内没有干扰效应。在一个改进中，电绝缘隔离层为例如ONO层(氧化物、氮化物、氧化物)的多层。
在该电路装置的另一个演变中，栅极区最多只延伸到沟槽深度的一半。沟槽的其余部分可用于隔离或其它用途。
在该电路装置的下一个演变中，选择晶体管为具有围绕衬底区域的栅极区的晶体管，特别地为三栅晶体管。诸如这种的晶体管含有两个相对的栅极区，通过中心栅极区连接这两个栅极区且这两个栅极区具有优异的电学特性。
本发明还涉及具有下述步骤的集成电路装置制造方法：
-在衬底内制造隔离沟槽，
-在该沟槽中引入电绝缘材料，
-在引入该电绝缘材料之后，引入非绝缘的材料，特别是导电材料或者通过掺杂而导电的半导体材料，
-构造该非绝缘材料，特别是通过刻蚀或者化学机械抛光，
-毗邻已构造的第一非绝缘材料，应用另外的非绝缘材料，特别是另外的导电材料或者通过掺杂可转变成导电材料的另外的半导体材料，以及
-将该另外的非绝缘材料构造成场效应晶体管的栅电极。
前面已经提及的根据本发明电路装置及其演变的技术效果适用于根据本发明的方法。在根据本发明的方法的一个演变中，在构造该非绝缘材料之前应用例如由氮化硅构成的辅助层。和隔离沟槽一起构造该辅助层。随后各向同性地回蚀刻该辅助层。这个程序确保可制造出在程序的剩余部分中形成调整容差的凸出区域。该调整容差使得可以制造电学特性足够好的电学元件，尽管未以高精度执行另外的层的制造过程。
在下一个演变中，也结合隔离层的制造，特别是隧道氧化物层的制造，使用该辅助层。
在下文中将参考附图解释本发明的示例实施例，附图中：
图1示出了快速EEPROM(电擦除可编程只读存储器)内存储单元区域的电路图；
图2示出了该存储单元区域的平面图；
图3示出了穿过该存储单元区域的三个截面图；以及
图4至10示出了生产该存储单元区域期间的生产阶段，每个图中都基于三个截面图。
图1示出了存储电路10的电路图，该存储电路含有多个彼此相同的存储单元区域12、14或存储器段，因此在下文中将只解释存储单元区域12的设计。存储电路10含有大量的全局(global)位线BL0至BLm，在图1中示出了其中的三个全局位线BL0、BL1、和BL2。用点表示另外的全局位线16。
存储单元区域12含有一行漏极选择晶体管TD0至TDm，在图1中示出了其中的三个选择晶体管TD0、TD1、和TD2。漏极选择晶体管TD0、TD1、和TD2的栅电极连接到位于行方向上的漏极选择线DAL。
此外，存储单元区域12含有大量的存储单元晶体管T01至Tmn，图1中示出了其中的十五个存储单元晶体管T00至T23。每种情形中的第一个指数表示列。每种情形中的第二个指数表示行。存储单元晶体管T12因此位于指数为1的列及指数为2的行中。
存储单元阵列中一行内的存储单元晶体管的栅连接分别通过字线WL0至WLn相互连接，图1中示出了其中的四条字线WL0至WL4。用点表示另外的字线18。
存储单元晶体管T00至T24就是所谓的浮栅晶体管，其中电荷存储在隔离电极，即浮栅中。
此外，存储单元区域12含有源极选择晶体管TS0至TSn，图1中示出了其中的三个源极选择晶体管TS0至TS2。通过源极选择线SAL连接源极选择晶体管TS0至TS1的栅电极。
存储单元区域12还含有隔离阱W0至Wm，图1中示出了其中的三个隔离阱W0至W2。由隔离沟槽G0至Gm+1界定隔离阱W0至Wm，图1中示出了其中的四个隔离沟槽G0至G2。隔离沟槽G1因此位于隔离阱W0和隔离阱W1之间。
一列中的存储单元晶体管以及用于选择该列中的存储单元晶体管的漏极选择晶体管及源极选择晶体管位于各个隔离阱W0至W2内。例如，隔离阱W0包含漏极选择晶体管TD0、存储单元晶体管T00至T04、以及源极选择晶体管TS0。各个阱W0至Wm中晶体管的排列是相同的，因此在下文中将只解释阱W0的设计。
漏极选择晶体管的漏极连接被连接到位线BL0。漏极选择晶体管TD0的源极连接通过漏极线20连接到存储单元晶体管T00至T04的漏极连接。
存储单元晶体管T00至T04的源极连接通过相应的接触部分30、40、50、60、或70导电地连接到阱W0。此外，阱W0被导电地连接到源极选择晶体管TS0的漏极连接。漏极选择晶体管TS0的源极连接被连接到全局源极线SL0。其它隔离阱W1、W2等具有其各自的全局源极线SL1、SL2等。
使用局部漏极线20、22和24使得可能形成所谓的微区段(minisector)100，其只包含列区段而不是整个列中的存储单元晶体管。由此提供了存储电路10的功耗以及写入、读取、和擦除速度方面的优点。
图2示出了存储单元区域12的平面图。已经参考图1解释了的参考符号的意思将不再参考图2解释，因为这些参考符号表示存储器区域12的相同部件。隔离沟槽G0至G3的宽度B0为例如100nm。互相毗邻的隔离沟槽的中心线之间的距离A0为例如250nm。距离A0也称为位线间距，因为距离A0同样表示相邻的漏极线20、22、24之间的距离。在该示例实施例中，位线20、22、和24位于衬底200上。
图2还示出了存储单元晶体管T01至T21的浮栅FG00至FG21。沟道连接区上的接触区CA略小于其下的沟道连接区，即略小于源区和栅极区。在应用漏极选择线DAL、字线WL0至WLm、以及源极选择线SAL之后，通过自调整注入制造沟道连接区。漏极选择晶体管TD0例如具有沟道连接区150和沟道连接区152，其同时形成漏极选择晶体管TD0的源区和存储单元晶体管T00的漏区。
通过隔离层与漏极选择线DAL隔离开的线160位于漏极选择线DAL上。漏极选择线DAL的区域内的栅极区170、172、174、176等延伸到隔离沟槽G0、G1、G2、G3等内。栅极区170形成了三栅晶体管TD0、TD1、和TD2的侧区。
图2还示出了三个截面的位置，具体为：
-沿列方向穿过栅极区172的截面A-A’，
-沿行方向穿过位于隔离沟槽G0和G1之间的漏极连接线DAL的截面B-B’，以及
-沿行方向穿过漏极选择晶体管TD2和存储单元晶体管T0的沟道连接区154的截面C-C’。
图3示出了截面A-A’、B-B’、和C-C’。存储电路10被置于硅基底上的轻掺杂p型衬底200内。已在硅衬底200内制造了n型掺杂层202和p型掺杂层204。层202和204形成截面B-B’区域内的阱W0。层202和204形成截面C-C’区域内的阱W2。
从图3可以清楚地看出，ONO层210位于由掺杂多晶硅构成的线160之下，该ONO层自底向上，即从衬底200向上，含有二氧化硅、氮化硅、和氧氮化硅(silicon oxynitride)。漏极选择线DAL由多晶硅构成，该多晶硅是原位掺杂或者过后才进行掺杂的。
沟槽G0至G3通过边缘氧化物212在沟槽底部及沟槽壁上和衬底200隔离。边缘氧化物212的宽度窄于沟槽的宽度。例如，该边缘氧化物的宽度仅为10nm，即宽度小于沟槽宽度的1/5。沟槽G0至G3的下部区域填充了多晶硅214，该多晶硅可以掺杂或者可以不掺杂。中间壁氧化物216平行于沟槽底部且其厚度为例如20nm，位于选择晶体管TD0至TD2的区域内沟槽G0至G3的上部1/3处。中间壁氧化物216形成覆盖，而不中断从一个隔离沟槽壁到相对的隔离沟槽壁的延伸。在其它示例实施例中，该中间壁氧化物的厚度小于50nm。中间壁氧化物216位于沟槽G0至G3的沟槽底部之上的一高度处，该高度对应于沟槽G0至G3的沟槽深度的约2/3。多晶硅218或不同点处的绝缘材料220(例如二氧化硅)位于中间壁氧化物216之上的沟槽G0至G3内。
从截面A-A’可以清楚地看出，漏极连接线DAL比填充了多晶硅218的沟槽G1的区域窄。漏极选择线DAL的宽度B1因此仅约为漏极选择线DAL下多晶硅218的宽度B2的一半。
类似地从图3的截面A-A’可以清楚地看出，绝缘材料220具有凸出222、224，这些凸出在多晶硅218上凸出并一直延伸到漏极选择线DAL。如图3的截面B-B’所示，漏极选择线DAL和多晶硅218形成了具有U形沟道区230的三栅晶体管。
如图3的截面C-C’所示，漏极线20至24设在衬底200上。接触232从漏极线引到沟道连接区154。硅化物区234位于接触232和沟道连接区154之间。和硅化物区234相似的硅化物区域，形成接触部分30至74的部分。
在下文中将参考图4至10解释存储电路10的制造方法。如图4所示，首先注入n型掺杂层202和p型掺杂层204以形成大面积的隔离层。随后通过刻蚀隔离沟槽G0至G3将该大面积隔离层划分成许多条形的小隔离阱。在该过程中，先将辅助层250应用到衬底200，该层由例如氮化硅组成或者含有氮化硅。例如，硼磷硅酸盐玻璃层252被应用到辅助层250，该玻璃层作为刻蚀深的隔离沟槽时的硬掩膜，并将其简称为BPSG层。借助光敏抗蚀剂掩模构造玻璃层252，图中未示出该掩模。随后借助玻璃层252构造辅助层250，其中玻璃层252用作硬掩膜。接着除去玻璃层252。现在使用辅助层250作为硬掩模，用于通过例如反应离子刻蚀工艺引入隔离沟槽G0至G3。或者，只使用辅助层250，没有玻璃层252也是可能的。
随后例如通过热氧化在隔离沟槽G0至G3中制造边缘氧化物212。该边缘氧化物用作衬垫氧化物。如图5所示，制造了边缘氧化物212之后，使用原位掺杂的多晶硅214填充隔离沟槽G0至G3。回蚀刻多晶硅214，使得每个隔离沟槽G0至G3只有约2/3仍被填充。
随后类似地例如通过热氧化制造中间壁氧化物216。制造了中间壁氧化物216之后，隔离沟槽G0至G3的上部区域填充了原位掺杂的多晶硅218。回蚀刻多晶硅218。随后除去辅助层250，由此得到图5所示的工艺状态。在回蚀刻多晶硅218的过程中，在上部区域的隔离沟槽G0至G3内也除去该多晶硅，例如被刻蚀到从隔离沟槽G0至G3的沟槽边缘开始到达深50nm的位置。
如图6所示，随后借助光掩模，如果需要，也可以借助硬掩模，在存储电路10内制造平坦的隔离沟槽。为此，如果需要，可以应用例如由氮化硅构成的另一个辅助层260，玻璃层262也如此。借助(未示出的)光掩模构造玻璃层262和辅助层260。随后刻蚀该平坦的沟槽，同时无需任何额外的方法步骤，构造深的隔离沟槽G0至G3内的多晶硅218。在计划制造用于选择微区段100的漏极选择晶体管TD0至TDm的栅极区的位置处的多晶硅218未被除去，见图6的截面B-B’以及截面A-A’中的中心区域。
与此相反，存储单元晶体管区域内的多晶硅218除去，约到中间壁氧化物216的水平，见图6的截面C-C’。在栅极区域172一侧的多晶硅218也被除去，见截面A-A’的边缘区域。其结果为，用于定义平坦沟槽的掩模也定义选择晶体管的侧栅极区域的位置。
随后例如通过热氧化在平坦的沟槽以及隔离沟槽G0至G3的已暴露的上部区域内制造所谓的线氧化物270。
如图7所示，随后采用各向同性刻蚀工艺回蚀刻辅助层260，尽管辅助层260的剩余区域未被完全除去。
随后应用绝缘材料220以填充平坦的隔离沟槽以及刚被暴露的深隔离沟槽G1至G3的上部区域。在该过程中，在侧表面上形成凸出222和224以及凸出272和274，其中辅助层260已经在所述侧表面上被各向同性地回蚀刻。例如，使用高密度等离子体(HDP)工艺沉积二氧化硅。随后采用例如化学机械抛光(CMP)工艺平整化绝缘材料220。如果需要，可通过另外的方法步骤，例如在氢氟酸HF中浸渍这样的湿法化学方法除去残留在辅助层260上的绝缘材料220的任何残余。
如图8所示，随后通过例如各向同性刻蚀方法，特别是反应离子刻蚀(RIE)方法，除去远离衬底的辅助层260的一部分。只有设在衬底200的衬底表面之下即多晶硅218之上的位置处的辅助层260才保留下来。相反，在较薄的位置，特别是隔离阱W0至W2上的辅助层260被除去，详细见图8中的截面B-B’和截面C-C’。
随后例如采用湿法化学方法除去阱W0至W2上的氧化物层，暴露出图8的衬底区域280，以及暴露出图8截面C-C’中被减薄的凸出272和274之间的衬底区域282。
如图9所示，随后采用例如热氧化制造高压氧化物的第一部分。再次除去存储单元晶体管T01至Tm，n上高压氧化物层290的第一部分，使高压氧化物层290的第一部分保留在漏极选择晶体管TD0至TDm的区域内以及源极选择晶体管TS0至TSm的区域内。
在下一个方法步骤中，例如采用热氧化在存储单元晶体管T01至T24的区域内制造隧道氧化物。在该过程中，进一步提高选择晶体管区域中高电压氧化物层290的厚度，使得可以在该区域切换更高的电压，例如大于5伏特的电压。
随后除去剩余的辅助层260的残余物，从而在凸出222和224之间形成切口300。此外，暴露出隔离沟槽G0至G1内的多晶硅218，见图9的截面A-A’和截面B-B’。
如图10所示，随后在整个表面上沉积多晶硅310，并且例如对该多晶硅原位掺杂。随后沉积ONO层210，这在上文中已经结合图3得到描述。随后沉积另一个多晶层，并例如对其原位掺杂。该另外的多晶层尤其包含例如和线160相同的材料。
随后通过光刻步骤构造该另外的多晶层、ONO层210、以及多晶硅310，尤其制造了漏极连接线DAL。此外，在存储单元晶体管T01至T24的区域内制造栅极叠层。
随后制造接触部分30至74，由此制造了硅化物区域234。接着，在存储电路10内制造金属区域，并钝化存储电路10。
总结，通过将所谓的掩埋带(BS)(即从源极区到隔离的p型阱条的硅化接触)与所谓的掩埋位线(BBL)结合使用，已经解释的这些方法的使用可以大幅提高集成水平，尤其是当使用参照附图解释的SNOR结构时。这是因为在这些情形中，集成水平的提高受到各个微区段的选择晶体管的宽度的限制。通过使用隔离沟槽的上部分区域作为三维形式的三栅晶体管而形成选择晶体管，本发明解决了与此相关的问题。这使得无需任何额外的芯片面积即可维持或者甚至大幅提高有效的沟道宽度。此外，和先前使用的平面晶体管以及所谓的双栅晶体管相比，这些选择晶体管具有更佳的电学特性，特别是更陡的低阈值电压上升和更小的静态电流。
除了已经提到的快速存储器之外，使用本发明还可以改善其它存储器类型，例如以非易失性形式存储电荷的其它存储电路。
Claims (14)
1.一种集成电路装置(10)，特别是集成存储电路装置：
具有衬底(200)，
具有场效应晶体管(TD0)，
具有隔离沟槽(60)，该隔离沟槽设置在衬底(200)内，将场效应晶体管(TD0)与其周围区域隔离，并被沟槽底部、沟槽壁、以及沟槽边缘界定，
并具有中间壁隔离区(216)，该区域由位于相互对立的沟槽壁之间并和沟槽底部有一定距离的中心区域内的电绝缘材料构成，该隔离沟槽含有导电材料(218)，该导电材料在靠近沟槽边缘的区域内形成场效应晶体管(TD0)的栅极区。
2.权利要求1所述的电路装置，其特征在于导电材料(214)设置在中间壁隔离区(216)和沟槽底部之间，或者其特征在于在中间壁隔离区(216)和沟槽底部之间只设有电绝缘材料，并且/或者其特征在于中间壁隔离区(216)和沟槽底部的距离大于沟槽深度的1/5或者大于沟槽深度的1/3。
3.权利要求1或2所述的电路装置(10)，其特征在于隔离沟槽(G0)在靠近沟槽边缘并毗邻另一个场效应晶体管(T00)栅极区的另一个区域内含有绝缘材料(220)，而不是导电材料(218)。
4.任一前述权利要求中所述的电路装置(10)，其特征在于导电材料(218、310)延伸超出沟槽边缘，优选地延伸到毗邻该隔离沟槽(G0)的隔离沟槽(G1)内，并且/或者其特征在于场效应晶体管(TD0)的两个连接区域和隔离沟槽(G0)的距离相同，或者与该沟槽的距离不同。
5.任一前述权利要求中所述的电路装置(10)，其特征在于隔离沟槽(G0)穿过掺杂层(204)(该层设在衬底(200)内)并终止于与该层掺杂剂类型相反的层(202)内，或者也穿过该掺杂剂类型相反的层(202)。
6.任一前述权利要求中所述的电路装置(10)，其特征在于电路装置(10)含有存储单元阵列，该阵列包含以矩阵形式排列的大量存储单元(T00)，场效应晶体管(TD0)为用于同时选择一列或者一列区段中的存储单元(T00)的选择晶体管，
并且/或者电绝缘隔离沟槽(G0、G1)位于存储单元的不同列中的存储单元之间。
7.任一前述权利要求中所述的电路装置(10)，其特征在于在该隔离沟槽(G0)或在另外一个隔离沟槽内设有用于选择存储单元的一列或者一列区段中的存储单元(T00)的至少一个选择线(20)，
并且/或者其特征在于至少一列内的存储单元(T00)被设置在掺杂层(202)内，其中隔离沟槽(G0)或另外一个隔离沟槽将该掺杂层与相邻列中存储单元(T10)的掺杂层电隔离，
并且/或者其特征在于至少一列内的存储单元(T00)通过衬底(200)内或隔离沟槽内的掺杂层(204)相互导电连接，
并且/或者其特征在于该隔离沟槽的长度为其宽度的两倍以上或三倍以上并优选为十倍以上。
8.任一前述权利要求中所述的电路装置(10)，其特征在于在背对衬底(200)的选择晶体管(TD0)栅极区的一侧上设有电绝缘隔离层(210)和导电层(160)，且隔离层(210)及导电层(160)和栅极区(310)的至少一部分一起被共同地构造。
9.任一前述权利要求中所述的电路装置(10)，其特征在于场效应晶体管(TD0)的栅极区最多只延伸到隔离沟槽(G0)的沟槽深度的一半。
10.任一前述权利要求中所述的电路装置(10)，其特征在于选择晶体管(TD0)为具有三个栅的晶体管，并且/或者其特征在于选择晶体管(TD0)被比存储单元阵列中的隔离沟槽深的隔离沟槽隔离。
11.一种制造集成电路装置(10)，特别是在前述权利要求之一中所述的电路装置(10)的方法，具有如下方法步骤，这些方法步骤的执行不受陈述顺序的限制：
在衬底(200)内制造至少一个隔离沟槽(G0)，
在该沟槽(G0)中引入电绝缘材料(212)，
在引入电绝缘材料(212)之后在隔离沟槽(G0)中引入非电绝缘的材料(218)，
构造该非绝缘材料(218)，
毗邻该第一非绝缘材料(218)应用另一非绝缘材料(310)，以及
将该另外的非绝缘材料(310)构造成场效应晶体管(TD0)的栅电极。
12.权利要求11所述的方法，其特征在于下述步骤：
在构造第一非绝缘材料(218)之前应用辅助层(260)，
和第一非绝缘材料(218)的构造一起构造该辅助层(260)，
各向同性回蚀刻该辅助层，
以及优选地在应用该另外的非绝缘材料(310)之前应用另外的绝缘材料(220)。
13.权利要求12所述的方法，其特征在于如下步骤：
在应用另外的绝缘材料(220)之后曝光辅助层(260)的其余部分，
除去辅助层(260)的子区域，
优选地采用热氧化在未被辅助层(260)覆盖的区域上制造隔离层(290)。
14.权利要求12或13所述的方法，其特征在于辅助层(260)包含氮化物或者由氮化物特别是氮化硅构成。
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