WO2004102667A2 - Integrierte schaltungsanordnung sowie herstellungsverfahren - Google Patents

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WO2004102667A2
WO2004102667A2 PCT/EP2004/050718 EP2004050718W WO2004102667A2 WO 2004102667 A2 WO2004102667 A2 WO 2004102667A2 EP 2004050718 W EP2004050718 W EP 2004050718W WO 2004102667 A2 WO2004102667 A2 WO 2004102667A2
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circuit arrangement
insulating
insulating material
layer
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Ronald Kakoschke
Franz Schuler
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Infineon Technologies Ag
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the invention relates to an integrated circuit arrangement, in particular an integrated memory circuit arrangement which contains a doped substrate.
  • isolation trenches are used in the circuit arrangement, for example between the memory cells of a column of a memory cell array, see for example US Pat. No. 6,438,030 B1.
  • isolation trenches are also used outside the memory cell array.
  • An isolation trench contains a trench wall isolation area made of electrically insulating material on two opposite trench walls. The bottom of the trench can also be covered with electrically insulating material. Alternatively, the bottom of the isolation trench is free of an isolation area.
  • the isolation trench contains an intermediate wall isolation area made of electrically insulating material in a central area between the two opposite trench walls. For example, the trench is completely filled with an insulating material.
  • the integrated circuit arrangement contains at least one field effect transistor with a control region and two connection regions, between which a channel region is formed when the field effect transistor is in operation.
  • a manufacturing process is also to be specified.
  • the invention is based on the consideration that the degree of integration of the integrated circuit arrangement can be increased if, in addition to its insulating function for isolating partial regions of the integrated circuit arrangement, the insulating trench also assumes at least one additional function from other partial regions.
  • this additional function relates to the inclusion of the control region of a field effect transistor. If the control area of a field effect transistor is arranged both inside the isolation trench and outside the isolation trench, the effective control width or the control length of the control area can be increased in a simple manner with the same chip area required, or the required area can be obtained with the same width or length of the control area Reduce chip area.
  • the integrated circuit arrangement according to the invention has an insulating trench in which the middle region between the two opposite trench walls is at a distance from the trench bottom which is preferably greater than 1/5 or even greater than 1/3 of the trench depth.
  • the insulating trench is filled with an electrically conductive material which forms the control area of that field-effect transistor which is isolated from its surroundings by means of the insulating trench. So only the lower area of the isolation trench is used for electrical insulation.
  • the upper area of the isolation trench serves to accommodate the control area of a field effect transistor.
  • the case is important in which the gate of the field effect transistor is at 0 volts, so that the field effect transistor blocks.
  • the isolation trench then prevents a drain voltage of the field effect transistor, for example more than 5 volts, from reaching through to a drain region of an adjacent field effect transistor with a lower potential, for example 0 volt or a negative potential.
  • a positive potential for example 10 volts, is present at the gate or control area of the field effect transistor.
  • the isolation trench prevents the formation of a parasitic field effect transistor below the control line, to which the field effect transistor and the adjacent field effect transistor are connected.
  • Such a parasitic field effect transistor would otherwise reduce the drain potential of e.g. 1, volt, of the field effect transistor reach through to the drain region of the neighboring field effect transistor if this is at a lower potential, e.g. to 0 volts.
  • electrically conductive material preferably doped polycrystalline silicon
  • electrically conductive material is arranged between the intermediate wall insulating region and the trench bottom, with which deep and narrow trenches can also be filled well.
  • deep trenches have a depth greater than 1 ⁇ m (micrometer) or greater than 2 ⁇ m.
  • electrically insulating material for example an oxide with very good electrical insulation properties, is arranged between the partition wall insulation area and the trench floor.
  • the insulating trench contains an insulating material in place of the electrically conductive material in another area close to the trench edge, adjacent to a control area of another field effect transistor.
  • planar field-effect transistors and field-effect transistors are arranged along a trench, the control regions of which also extend into the insulating trench.
  • a degree of freedom is created which allows the field-effect transistors to be selected whose control regions should extend into the isolation trench.
  • Field transistors in which only a comparatively narrow control area is required or in which the control area cannot easily be arranged in an isolation trench, for example in the case of transistors with a floating gate, can be implemented in a simple manner on the same isolation trench in that the trench near the edge of the trench Area in the control areas of these field effect transistors is filled with an insulating material.
  • the electrically conductive material extends beyond the trench wall into an insulating trench adjacent to the insulating trench. In the adjacent trench, the electrically conductive material forms the control area of the same field effect transistor and / or the control area of another field effect transistor.
  • a so-called triple-gate transistor or triple-gate transistor is produced in a simple manner in that the upper region of the isolation trenches is used to arrange the side control regions of the triple-transistor.
  • the insulating trench penetrates a doped layer arranged in the substrate, for example a doped trough.
  • the trench ends in a layer or trough with an opposite doping type.
  • the trench also penetrates a layer with an opposite doping type and ends in a further doping layer or in the substrate.
  • the isolation trench also takes on a function for isolating doped layers, which improve the electrical properties of the circuit and offer additional control options.
  • the circuit arrangement contains a memory cell array made up of a plurality of memory cells arranged in the form of a matrix.
  • the field effect transistor whose control region extends into the isolation trench, is a selection transistor for the simultaneous selection of the memory cells of a column or a column section.
  • select column sections one speaks of local column sections, in particular of local bit lines which are to be connected to a global bit line.
  • all voltage drops in the read current path must be minimized. Since the selection transistor makes a significant contribution here, the voltage drop across it must be minimized by the largest possible effective channel width.
  • the control range of the selection transistor must be as wide as possible.
  • the additional width required does not lead to an additional required chip area because part of the control region of the selection transistor is arranged in the isolation trench.
  • the isolation trench in which the control region of the selection transistor is located, also extends between the memory cells of different columns of memory cells.
  • the depth of the isolation trench differs in one configuration in the area of the selection transistor from the depth in the area of the memory cell array.
  • the isolation trench is preferably deeper in the area of the selection transistor than in the area of the memory cell array.
  • Control areas of the selection transistors can be arranged in isolation trenches.
  • memory cells of at least one column are electrically conductively connected to one another via a doped layer.
  • the doped layer is preferably below the channel region of the memory cells of the column.
  • This concept of the “buried” source line is explained, for example, in US Pat. No. 6,438,030.
  • the isolation trenches can be arranged at a small distance from one another.
  • the execution of the selection transistors as triple gate transistors leads to a further reduction in the distance between the isolation trenches and thus to an even greater degree of integration.
  • an electrically insulating insulation layer and an electrically conductive layer are arranged on the control region of the selection transistor on the side facing away from the substrate, and have been structured together with at least part of the control region.
  • the further electrically conductive layer in the region of the selection transistor does not have to be removed.
  • the further electrically insulating layer is required to control transistors. However, this layer does not interfere in the area of the selection transistor.
  • the electrically insulating insulation layer is a multiple layer, e.g. an ONO layer (oxide nitride oxide).
  • control area extends at most up to half the trench depth.
  • the remaining part of the trench can be used for insulation purposes or for other purposes.
  • the selection transistor is a transistor with a control region
  • Such transistors which encloses a substrate region, in particular a triple gate transistor.
  • Such transistors contain two opposing control areas, which are connected by a central control area and have excellent electrical properties.
  • the invention also relates to a method for producing an integrated circuit arrangement, comprising the steps:
  • non-insulating material in particular of electrically conductive material or of semiconducting material which becomes electrically conductive by doping, after the introduction of the electrically insulating material,
  • an auxiliary layer for example made of silicon nitride, is applied before structuring the non-insulating material.
  • the auxiliary layer is structured together with the isolation trench.
  • the auxiliary layer is then etched back isotropically.
  • Adjustment tolerances make it possible to produce electrical components with sufficiently good electrical properties in spite of the process procedure not being exactly tailored when producing further layers.
  • the auxiliary layer is also used in connection with the production of insulating layers, in particular with the production of tunnel oxide layers.
  • FIG. 1 shows the circuit diagram of a memory cell area in a flash EEPROM (Electrical Erasable Programmable Read Only Memory)
  • FIG. 2 shows a plan view of the memory cell area
  • FIG. 3 shows three cross sections through the memory cell area
  • FIG. 1 shows the circuit diagram of a memory circuit 10 which contains a plurality of memory cell areas 12, 14 or memory segments which are constructed identically to one another, so that only the structure of the memory cell area 12 is explained below.
  • the memory circuit 10 contains a plurality of global bit lines BLO to BLm, of which three global bit lines BLO, BL1 and BL2 are shown in FIG. Further global bit lines 16 are indicated by dots.
  • the memory cell area 12 contains a row of drain selection transistors ID0 to TDm, of which three selection transistors TDO, TD1 and TD2 are shown in FIG.
  • the control electrodes of the drain select transistors TDO, TD1 and TD2 are shown in FIG.
  • TD2 are connected to a drain selection line DAL, which lies in the row direction.
  • the memory cell region 12 contains a multiplicity of memory cell transistors TOI to Tmn, of which fifteen memory cell transistors TOO to T24 are shown in FIG.
  • the first index indicates the column.
  • the second index indicates the line.
  • the memory cell transistor T12 is located in the column with the index 1 and in the row with the index 2.
  • the gate connections of the memory cell transistors of a row of the memory cell array are each connected to one another via a word line WLO to WLn, of which four word lines WLO to WL4 are shown in FIG. 1. Further word lines 18 are indicated by dots.
  • the memory cell transistors TOO to T24 are so-called floating gate transistors, in which charges are stored in an insulated electrode, the floating gate.
  • the memory cell region also contains 12 source selection transistors TS0 to TSn, of which three source selection transistors TSO to TS2 are shown in FIG.
  • the control electrodes of the source selection transistors TSO to TS1 are connected by a source selection line SAL.
  • the memory cell area 12 also contains insulating troughs WO to Wm, of which three insulating troughs WO to W2 are shown in FIG.
  • the insulation trays WO to Wm are made by
  • Isolation trenches G0 to Gm + 1 limited, of which four isolation trenches G0 to G2 are shown in FIG.
  • the isolation trench Gl lies between the isolation trough WO and the isolation trough l.
  • each insulating well WO to W2 there are memory cell transistors of one column as well as a drain selection transistor and
  • Source selection transistor for selecting the memory cell transistors of this column.
  • the isolation well WO contains the drain selection transistor TDO, the memory cell transistors TOO to T04 and the source selection transistor TSO.
  • the arrangement of the transistors in each well WO to Wm is the same, so that only the structure of the well WO is explained below.
  • the drain of the drain selection transistor TDO is connected to the bit line BLO.
  • a source connection of the drain selection transistor TDO is connected via a drain line 20 to the drain connections of the memory cell transistors TOO to T04.
  • the source connections of the memory cell transistors TOO to T04 are each electrically conductively connected to the well WO via a contact section 30, 40, 50, 60 and 70.
  • the well WO is electrically conductively connected to the drain connection of the source selection transistor TSO.
  • the source terminal of the drain selection transistor TSO is connected to a global source line SL0. There are separate global source lines SL1, SL2 etc. for the other insulating wells W1, W2 etc.
  • mini-sectors 100 can be formed, which only memory cell transistors of a column section and not a whole Column included. This offers advantages with regard to the power consumption of the memory circuit 10 and with regard to the write, read and erase speed.
  • FIG. 2 shows a plan view of the memory cell area 12.
  • the meaning of reference symbols which have already been explained above with reference to FIG. 1 is not explained again with reference to FIG. 2, since these reference symbols denote the same components of the memory area 12.
  • a width B0 of the isolation trenches G0 to G3 is, for example
  • a distance A0 between the center lines of mutually adjacent isolation trenches is, for example, 250 nm.
  • the distance A0 is also referred to as a bitline offset (pitch) because the distance A0 also shows the distance between adjacent drain lines 20, 22, 24 designated.
  • bit lines 20, 22 and 24 are located above substrate 200.
  • the floating gates FG00 to FG21 of the memory cell transistors T01 to T21 are also designated.
  • Contact areas CA above channel connection areas are somewhat smaller than the channel connection areas arranged below, i.e. than the source regions or the drain regions.
  • the channel connection areas are generated by a self-adjusting implantation after the application of the drain selection line DAL, the word lines WLO to WLm and the source selection line SAL.
  • the drain selection transistor TDO includes, for example, a channel connection region 150 and a channel connection region 152, which simultaneously forms the source region of the drain selection transistor TDO and the drain region of the memory cell transistor TOO.
  • control areas 170, 172, 174, 176 etc. extend into the isolating trenches G0, Gl, G2, G3 etc.
  • the control areas 170 form the side areas of the triple gate transistors TDO, TD1 and TD2.
  • FIG. 3 shows the cross sections A-A ', B-B' and C-C.
  • the memory circuit 10 is arranged in a lightly p-doped substrate 200 based on silicon.
  • An n-doped layer 202 and a p-doped layer 204 were produced in the silicon substrate 200.
  • the layers 202 and 204 form the trough WO.
  • the layers 202 and 204 form the trough W2.
  • the drain selection line DAL consists of polycrystalline silicon that has been doped in-situ or subsequently.
  • the trenches G0 to G3 are insulated against the substrate 200 on the trench bottom and on the trench walls with an edge oxide 212.
  • the edge oxide 212 has a small width compared to the trench width. For example, the width of the edge oxide is only 10 nm, ie it is less than 1/5 of the trench width.
  • the lower regions of the trenches G0 to G3 are filled with polycrystalline silicon 214, which can be doped or undoped.
  • an intermediate wall oxide 216 which is parallel to the trench bottom and has a thickness of 20 nm, for example.
  • the partition wall oxide 216 covered extends without interruption from an insulated trench wall to the opposite insulated trench wall. In other exemplary embodiments, the thickness of the partition wall oxide is less than 50 nm.
  • the partition wall oxide 216 is located at a height above the trench bottom
  • Trench GO to G3 which corresponds to approximately 2/3 of the trench depth of a trench GO to G3.
  • an insulating material 220 e.g. Silica.
  • the drain connection line DAL is narrower than the area in the trench Eq filled with polycrystalline silicon 218.
  • a width B1 of the drain selection line DAL is only about half the width B2 of the polycrystalline silicon 218 below the drain selection line DAL.
  • cross section A-A ' there are projections 222, 224 of the insulating material 220 which protrude beyond the polycrystalline silicon 218 and reach as far as the drain selection line DAL.
  • cross section B-B ', the drain selection line DAL and the polycrystalline silicon 218 form a triple gate transistor with a U-shaped channel region 230.
  • the drain lines 20 to 24 are arranged above the substrate 200.
  • a contact 232 leads from the drain line to the channel connection region 154.
  • a silicide region 234 lies between the contact 232 and the channel connection region 154. Silicide regions similar to the silicide region 234 form parts of the contact sections 30 to 74.
  • the method for producing the memory circuit is described below 10 explained with reference to Figures 4 to 10.
  • the n-doped layer 202 and the p-doped layer 204 are first implanted in order to form a large-area insulating layer.
  • the large-area insulation layer is then subdivided by etching the insulation trenches G0 to G3 into a large number of strip-shaped small insulation troughs.
  • the substrate 200 is first implanted in order to form a large-area insulating layer.
  • the large-area insulation layer is then subdivided by etching the insulation trenches G0 to G3 into a large number of strip-shaped small insulation troughs
  • an auxiliary layer 250 is applied, which consists, for example, of silicon nitride or contains silicon nitride.
  • a boron-phosphorus-silicate glass layer 252 is applied to the auxiliary layer 250, which serves as a hard mask during the etching of the deep insulating trenches and is briefly referred to as the BPSG layer.
  • the glass layer 252 is structured using a photoresist mask, not shown.
  • the auxiliary layer 250 is then structured using the glass layer 252 serving as a hard mask.
  • the glass layer 252 is then removed.
  • the auxiliary layer 250 is now used as a hard mask for the introduction of the isolation trenches G0 to G3, for example with the aid of a reactive ion etching process.
  • only the auxiliary layer 250 and no glass layer 252 can be used.
  • the edge oxide 212 is then produced in the isolation trenches G0 to G3, for example with the aid of thermal oxidation.
  • the edge oxide has the function of a liner oxide.
  • the isolation trenches G0 to G3 are filled with the polycrystalline silicon 214, which is doped in situ.
  • the polycrystalline silicon 214 is etched back, so that only about 2/3 of each isolation trench G0 to G3 are filled.
  • the intermediate wall oxide 216 is then produced, for example also by thermal oxidation. After the intermediate wall oxide 216 has been produced, the upper regions of the isolation trenches G0 to G3 are filled with the polycrystalline silicon 218, which is doped in situ.
  • the polycrystalline silicon 218 is etched back.
  • the auxiliary layer 250 is then removed and the process state shown in FIG. 5 is reached.
  • this is also removed in an upper region within the isolation trenches G0 to G3, for example to a depth of 50 nm, starting from the trench edge of the isolation trenches G0 to G3.
  • auxiliary layer 260 for example made of silicon nitride, and possibly a glass layer 262 are applied.
  • the glass layer 262 and the auxiliary layer 260 are structured with the aid of a photomask, not shown.
  • the shallow trenches are then etched, the polycrystalline silicon 218 being simultaneously structured in the deep insulation trenches G0 to G3 without additional process steps being required.
  • the polycrystalline silicon 218 is not removed at the points at which the control regions of the drain selection transistors TDO to TDm are to be generated for the selection of a mini-sector 100, see FIG. 6, cross section B-B ', and the central region in cross section A-A'.
  • the polycrystalline silicon 218 in the region of the memory cell transistors is removed approximately to the level of the intermediate wall oxide 216, see FIG. 6, cross section C-C.
  • the polycrystalline silicon 218 is also removed from the side of the control area 172, see edge areas in cross section A-A '.
  • the mask for defining the shallow trenches also defines the position of the lateral control areas of the selection transistors.
  • a so-called liner oxide 270 is produced in the shallow trenches and in the exposed upper regions of the isolation trenches G0 to G3.
  • the auxiliary layer 260 is then etched back with the aid of an isotropic etching process, but the remaining areas of the auxiliary layer 260 are not completely removed.
  • the insulation material 220 is then applied in order to fill the flat insulation trenches and the newly exposed upper regions of the deep insulation trenches G1 to G3.
  • the protrusions 222 and 224 or protrusions 272 and 274 are formed on side surfaces on which the auxiliary layer 260 has been etched back isotropically.
  • silicon dioxide is deposited using an HDP process (High Density Plasma).
  • the insulating material 220 is then planarized, for example using a CMP
  • auxiliary layer 260 remote from the substrate is subsequently removed, for example with the aid of an anisotropic etching process, in particular a reactive ion etching (RIE - Reactive Ion Etching).
  • RIE reactive ion etching
  • auxiliary layer 260 is removed at thinner points, namely above the insulating troughs WO to W2, see in particular
  • wet-chemical oxide layers above the wells WO to W2 are removed, see FIG. 8, exposed substrate area 280, and FIG. 8, cross section 30 C-C, exposed substrate area 282 between the thinned projections 272 and 274.
  • the first part of a high-voltage oxide is then generated, for example, by thermal oxidation 35.
  • the first part of the high-voltage oxide layer 290 is removed again on the memory cell transistors TOI to Tm, n, the first part of the high-voltage oxide layer 290 in the region
  • drain selection transistors TDO to TDm and in the area of the source selection transistors TSO to TSm are the drain selection transistors TDO to TDm and in the area of the source selection transistors TSO to TSm.
  • the tunnel oxide is generated in the region of the memory cell transistors TOI to T24 with the aid of thermal oxidation, for example.
  • the thickness of the high-voltage oxide layer 290 is further increased in the area of the selection transistors, so that higher voltages, for example greater than 5 volts, can be switched there.
  • auxiliary layer 260 The remaining remnants of the auxiliary layer 260 are then removed, a recess 300 being formed between the projections 222 and 224.
  • polycrystalline silicon 218 is exposed in the isolation trenches GO and Gl, see FIG. 9, cross section A-A 'and cross section B-B'.
  • polycrystalline silicon 310 is subsequently deposited over the entire area and doped, for example, in situ. Then, as already shown above with reference to FIG. 3, the ONO layer 210 is deposited. A further polycrystalline layer is then deposited and doped, for example, in situ.
  • the further polycrystalline layer contains, among other things, the material for the line 160.
  • the further polycrystalline layer, the ONO layer 210 and the polycrystalline silicon 310 are then structured with the aid of a photolithographic step, the drain connection line DAL being produced, among other things.
  • the gate stacks are generated in the area of the memory cell transistors T01 to T24.
  • the contact sections 30 to 74 are then produced, the silicide regions 234 being produced. Metallizations are later produced in the memory circuit 10 and the memory circuit 10 is passivated.
  • the methods explained can be used with a significant increase in the degree of integration in particular if so-called buried straps (BS), i.e. Silicated contacts from the source areas to isolated p-well strips are used in combination with so-called buried bitlines (BBL), in particular when using the SNOR architecture explained with the aid of the figures.
  • BS buried straps
  • BBL buried bitlines
  • a further increase in the degree of integration is limited by the width of the selection transistor for each minisector.
  • the invention solves the problems associated with this in that the selection transistors are designed three-dimensionally using the upper regions of isolation trenches as triple-gate transistors. In this way, the effective channel width can be maintained or even increased significantly without requiring additional chip area.
  • the selection transistors have better electronic properties, in particular a steeper subthreshold voltage rise and a lower quiescent current compared to the planar transistors previously used and also compared to so-called dual-gate transistors.

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Abstract

Erläutert wird unter anderem eine Speicher-Schaltungsanordnung mit einem Speicherzellenbereich (12). Der Speicherzellenbereich (12) enthält eine Vielzahl von Speicherzellentransistoren (TOO bis T21). Speicherzellentransistoren (T00, T01) einer Spalte werden mit Hilfe eines Auswahltransistors (TD0) ausgewählt. Der Auswahltransistor (TD0) ist ein Dreifach-Steuerbereich-Transistor, dessen Steuerbereich sich bis in Isoliergräben (G0, G1) erstreckt. Die Isoliergräben (G0, G1) dienen auch zum Isolieren der Speicherzellentransistoren (T00, T10) verschiedener Spalten des Speicherzellenfeldes (12). Durch diese Anordnung lässt sich der Integrationsgrad weiter erhöhen.

Description

Beschreibung
Integrierte Schaltungsanordnung mit Isoliergraben und Feldeffekttransistor sowie Herstellungsverfahren
Die Erfindung betrifft eine integrierte Schaltungsanordnung, insbesondere eine integrierte Speicher-Schaltungsanordnung, die ein dotiertes Substrat enthält. Zur Isolation von Feldeffekttransistoren werden in der Schaltungsanordnung Isolier- graben eingesetzt, beispielsweise zwischen den Speicherzellen einer Spalte eines Speicherzellenfeldes, siehe beispielsweise US 6,438,030 Bl. Jedoch werden Isoliergräben auch außerhalb des Speicherzellenfeldes eingesetzt. Ein Isoliergraben enthält einen Grabenwand-Isolierbereich aus elektrisch isolierendem Material an zwei einander gegenüberliegenden Grabenwänden. Der Boden des Grabens kann ebenfalls mit elektrisch isolierendem Material bedeckt sein. Alternativ ist der Boden des Isoliergrabens aber frei von einem Isolier- bereich. Außerdem enthält der Isoliergraben einen Zwischenwand-Isolierbereich aus elektrisch isolierendem Material in einem mittleren Bereich zwischen den beiden gegenüberliegenden Grabenwänden. Beispielsweise ist der Graben vollständig mit einem Isoliermaterial gefüllt.
Außerdem enthält die integrierte Schaltungsanordnung mindestens einen Feldeffekttransistor mit einem Steuerbereich und zwei Anschlussbereichen, zwischen denen sich beim Betrieb des Feldeffekttransistors ein Kanalbereich ausbildet.
Es ist Aufgabe der Erfindung, eine einfach aufgebaute und einfach herzustellende integrierte Schaltungsanordnung anzugeben, die Isoliergräben und Feldeffekttransistoren enthält und die sich mit einem hohen Integrationsgrad herstellen lässt, insbesondere auch dann, wenn Feldeffekttransistoren vorhanden sind, die im Vergleich zu anderen Feldeffekttransistoren der integrierten Schaltungsanordnung höhere Ströme
oder höhere Spannungen schalten. Außerdem soll ein Herstellungsverfahren angegeben werden.
Die auf die integrierte Schaltungsanordnung bezogene Aufgabe wird durch eine Schaltungsanordnung mit den im Patentanspruch 1 angegebenen Verfahrensschritten gelöst . Weiterbildungen sind in den Unteransprüchen angegeben.
Die Erfindung geht von der Überlegung aus, dass sich der Integrationsgrad der integrierten Schaltungsanordnung erhöhen lässt, wenn der Isoliergraben außer seiner Isolierfunktion zum Isolieren von Teilbereichen der integrierten Schaltungsanordnung von anderen Teilbereichen noch mindestens eine zusätzliche Funktion übernimmt. Bei der erfindungsgemäßen integrierten Schaltungsanordnung betrifft diese zusätzliche Funktion die Aufnahme des Steuerbereiches eines Feldeffekttransistors. Wird der Steuerbereich eines Feldeffekttransistors sowohl innerhalb des Isoliergrabens als auch außerhalb des Isoliergrabens angeordnet, so lässt sich auf einfache Art die wirksame Steuerbreite oder auch die Steuerlänge des Steuerbereiches bei gleicher benötigter Chipfläche erhöhen bzw. lässt sich bei gleichbleibender Breite bzw. Länge des Steuerbereiches die benötigte Chipfläche verringern. Deshalb hat die erfindungsgemäße integrierte Schaltungsanordnung zusätzlich zu den eingangs genannten Bestandteilen einen Isoliergraben, bei dem der mittlere Bereich zwischen den beiden gegenüberliegenden Grabenwänden einen Abstand zum Grabenboden hat, der vorzugsweise größer als 1/5 oder sogar größer als 1/3 der Grabentiefe ist. In einem dem Grabenrand nahen Bereich ist der Isoliergraben mit einem elektrisch leitfähigen Material gefüllt, das den Steuerbereich desjenigen Feldeffekttransistors bildet, der mit Hilfe des Isoliergrabens von seiner Umgebung isoliert ist . Damit dient nur der untere Bereich des Isoliergrabens zur elektrischen Isolation. Der obere Bereich des Isoliergrabens dient zur Aufnahme des Steuerbereiches eines Feldeffekttransistors.
Bezüglich der Isolierung sind zwei Fälle besonders wichtig. Zum Einen ist der Fall wichtig, bei dem das Gate des Feldeffekttransistors auf 0 Volt liegt, so dass der Feldeffekttransistor sperrt. Der Isolationsgraben verhindert dann das Durchgreifen einer Drainspannung des Felde fekttransistors von bspw. mehr als 5 Volt auf einen Drainbereich eines benachbarten Feldeffekttransistors mit einem geringeren Potential, von bspw. 0 Volt oder einem negativen Potential. Zum anderen ist der Fall wichtig, bei dem am Gate bzw. Steuerbereich des Feldeffekttransistors ein positives Potential anliegt, von bspw. 10 Volt. Der Isoliergraben verhindert das Ausbilden eines parasitären Feldeffekttransistors unterhalb der Steuerleitung, an die der Feldeffekttransistor und der benachbarte Feldeffekttransistor angeschlossen sind. Über einen solchen parasitären Feldeffekttransistor würde sonst das Drainpotential, von z.B. 1, Volt, des Feldef ekttransistors auf den Drainbereich des benachbarten Feldeffekttransistors durchgreifen, falls dieses auf einem geringeren Potenti- al liegt, z.B. auf 0 Volt.
Bei einer Weiterbildung ist zwischen dem Zwischenwand- Isolierbereich und dem Grabenboden elektrisch leitfähiges Material angeordnet, vorzugsweise dotiertes polykristallines Silizium, mit dem sich auch tiefe und enge Gräben gut füllen lassen. Beispielsweise haben tiefe Gräben eine Tiefe größer als 1 μm (Mikrometer) oder größer als 2 μm. Alternativ ist zwischen dem Zwischenwand-Isolationsbereiσh und dem Grabenbo- den nur elektrisch isolierendes Material angeordnet, beispielsweise ein Oxid mit sehr guten elektrischen Isolationseigenschaften .
Bei einer anderen Weiterbildung enthält der Isoliergraben in einem anderen grabenrandnahen Bereich angrenzend an einen Steuerbereich eines anderen Feldeffekttransistors an Stelle des elektrisch leitfähigen Materials ein Isoliermaterial.
Demzufolge werden entlang eines Grabens planare Feldeffekttransistoren und Feldeffekttransistoren angeordnet, deren Steuerbereiche sich auch in den Isoliergraben erstrecken. Auf diese Weise entsteht ein Freiheitsgrad, der es gestattet, die Feldeffekttransistoren auszuwählen, deren Steuerbereiche sich bis in den Isoliergraben erstrecken sollen. Felde ekttransistoren, bei denen nur ein vergleichsweise schmaler Steuerbereich erforderlich ist oder bei denen sich der Steuerbereich nicht ohne weiteres in einem Isoliergraben anordnen lässt, beispielsweise bei Transistoren mit einem Floating- Gate, können auf einfache Art dadurch am gleichen Isolationsgraben realisiert werden, dass der grabenrandnahe Bereich im Bereich der Steuerbereiche dieser Feldeffekttransistoren mit einem Isoliermaterial gefüllt wird.
Bei einer nächsten Weiterbildung erstreckt sich das elektrisch leitfähige Material über die Grabenwand hinaus bis in einen dem Isoliergraben benachbarten Isoliergraben. In dem benachbarten Graben bildet das elektrisch leitfähige Material den Steuerbereich des gleichen Feldeffekttransistors und/oder den Steuerbereich eines anderen Felde fekttransistors. Bei dieser Weiterbildung wird ein sogenannter Dreifach-Gate- Transistor bzw. Triple-Gate-Transistor auf einfache Art dadurch erzeugt, dass der obere Bereich von Isoliergräben zum Anordnen der Seiten-Steuerbereiche der Dreifach-Transistoren dient .
Bei einer nächsten Weiterbildung durchdringt der Isoliergraben eine im Substrat angeordnete dotierte Schicht, beispiels- weise eine dotierte Wanne. Der Graben endet in einer Schicht bzw. Wanne mit entgegengesetztem Dotiertyp. Alternativ durchdringt der Graben auch eine Schicht mit entgegengesetztem Dotiertyp und endet in einer weiteren Dotierschicht oder im Substrat. Durch diese Maßnahme übernimmt der Isoliergraben auch eine Funktion zum Isolieren von dotierten Schichten, welche die elektrischen Eigenschaften der Schaltung verbessern und zusätzliche Ansteuermöglichkeiten bieten.
Bei einer nächsten Weiterbildung enthält die Schaltungsanord- nung ein Ξpeicherzellenfeld aus einer Vielzahl von matrixför- mig angeordneten Speicherzellen. Der Feldeffekttransistor, dessen Steuerbereich sich bis in den Isoliergraben erstreckt, ist ein Auswahltransistor zum gleichzeitigen Auswählen der Speicherzellen einer Spalte oder eines Spaltenabschnitts. Beim Auswählen von Spaltenabschnitten wird auch von lokalen Spaltenabschnitten gesprochen, insbesondere von lokalen Bit- leitungen, die mit einer globalen Bitleitung zu verbinden sind. Um eine schnellstmöglich Zugriffszeit auf Zelltransistoren zu erhalten, müssen sämtliche Spannungsabfälle im Lesestrompfad minimiert werden. Da der Auswahltransistor hierbei einen wesentlichen Beitrag leistet, muss der Spannungsabfall an ihm durch eine möglichst große effektive Kanalbreite minimiert werden. Demzufolge muss der Steuerbereich des Auswahltransistors möglichst breit sein. Die zusätzlich erforderliche Breite führt jedoch nicht zu einer zusätzlichen erforderlichen Chipfläche, weil ein Teil des Steuerbereiches des Auswahltransistors im Isoliergraben angeordnet wird.
Alternativ oder zusätzlich erstreckt sich der Isoliergraben, in dem sich der Steuerbereich des Auswahltransistors befindet, auch zwischen den Speicherzellen verschiedener Spalten aus Speicherzellen. Die Tiefe des Isoliergrabens unterscheidet sich bei einer Ausgestaltung im Bereich des Auswahltransistors von der Tiefe im Bereich des Speicherzellenfeldes. Im Bereich des Auswahltransistors ist der Isoliergraben vorzugsweise tiefer als im Bereich des Speicherzellenfeldes.
Bei einer anderen Weiterbildung befindet sich eine Auswahlleitung zum Auswählen der Speicherzellen einer Spalte oder eines Spaltenabschnittes aus Speicherzellen in dem Isolationsgraben. Dies ermöglicht es, die Isolationsgräben mit ge- ringem Abstand zueinander anzuordnen. Dieser geringe Abstand lässt sich weiter verringern, wenn die vergleichsweise brei-
ten Steuerbereiche der Auswahltransistoren in Isolationsgra- ben angeordnet werden.
Bei einer nächsten Weiterbildung werden Speicherzellen mm- destens einer Spalte über eine dotierte Schicht elektrisch leitfahig miteinander verbunden sind. Die dotierte Schicht liegt vorzugsweise unterhalb des Kanalbereiches der Speicherzellen der Spalte. Dieses Konzept der "vergrabenen" Source- Leitung ist beispielsweise m der US 6,438,030 Bl erl utert. Auch in diesem Fall lassen sich die Isolationsgraben mit kleinem Abstand zueinander anordnen. Das Ausfuhren der Auswahltransistoren als Dreifach-Gate-Transistoren fuhrt zu einer weiteren Verringerung des Abstandes zwischen den Isolationsgraben und damit zu einem noch größeren Integrations- grad.
Bei einer n chsten Weiterbildung sind am Steuerbereich des Auswahltransistors auf der vom Substrat abgewandten Seite eine elektrisch isolierende Isolationsschicht und eine elekt- risch leitfahige Schicht angeordnet, die gemeinsam mit zumindest einem Teil des Steuerbereiches strukturiert worden sind. Durch diese Maßnahme muss die weitere elektrisch leitfahige Schicht im Bereich des Auswahltransistors nicht entfernt werden. Im Bereich des Zellenfeldes ist die weitere elekt- risch isolierende Schicht zur Ansteuerung von Transistoren erforderlich. Im Bereich des Auswahltransistors stört diese Schicht jedoch nicht . Bei einer Ausgestaltung ist die elektrisch isolierende Isolationsschicht eine Mehrfachschicht, z.B. eine ONO-Schicht (Oxid Nitrid Oxid).
Bei einer anderen Weiterbildung der Schaltungsanordnung erstreckt sich der Steuerbereich nur höchstens bis zur halben Grabentiefe. Der verbleibende Teil des Grabens lasst sich für Isolierzwecke oder für andere Zwecke verwenden.
Bei einer nächsten Weiterbildung der Schaltungsanordnung ist der Auswahltransistor ein Transistor mit einem Steuerbereich,
der einen Substratbereich umschließt, insbesondere ein Drei- fach-Gate-Transistor . Solche Transistoren enthalten zwei einander gegenüberliegende Steuerbereiche, die durch einen mittleren Steuerbereich verbunden sind und hervorragende elektrische Eigenschaften haben.
Die Erfindung betrifft außerdem ein Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit den Schritten:
- Erzeugen eines Isolationsgrabens in einem Substrat, - Einbringen von isolierendem Material in den Graben,
- Einbringen von nichtisolierendem Material, insbesondere von elektrisch leitfähigem Material oder von halbleitendem Material, das durch Dotierung elektrisch leitfähig wird, nach dem Einbringen des elektrisch isolierenden Ma- terials,
- Strukturieren des nichtisolierenden Materials, insbesondere durch Ätzen oder durch chemisch-mechanisches- Polieren,
- Aufbringen eines weiteren nichtisolierenden Materials angrenzend an das bereits strukturierte eine nichtisolierende Material, insbesondere von weiterem elektrisch leitfähigen Material oder von weiterem halbleitenden Material, das sich durch Dotierung in elektrisch leitfähi- ges Material umwandeln lässt, und - Strukturieren des weiteren nichtisolierenden Materials als Steuerelektrode eines Feldeffekttransistors.
Für das erfindungsgemäße Verfahren gelten die für die erfindungsgemäße Schaltungsanordnung und deren Weiterbildung oben genannten technischen Wirkungen ebenfalls. Bei einer Weiterbildung des erfindungsgemäßen Verfahrens wird vor dem Strukturieren des nichtisolierenden Materials eine Hilfsschicht, beispielweise aus Siliziumnitrid aufgebracht. Die Hilfsschicht wird gemeinsam mit dem Isoliergraben strukturiert. Anschließend wird die Hilfsschicht isotrop zurückgeätzt.
Durch diesen Verfahrensablauf wird gewährleistet, dass überstehende Bereiche erzeugt werden können, die beim weiteren
Verfahrensablauf Justiertoleranzen bilden. Durch die Justiertoleranzen ist es möglich, trotz nicht ganz passgenauer Verfahrensführung beim Erzeugen weiterer Schichten elektrische Bauelemente mit hinreichend guten elektrischen Eigenschaften herzustellen.
Bei einer nächsten Weiterbildung wird die Hilfsschicht außerdem in Zusammenhang mit dem Erzeugen von Isolierschichten verwendet, insbesondere mit dem Erzeugen von Tunneloxid- schichten.
Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen: Figur 1 den Schaltplan eines Speicherzellenbereiches in einem Flash-EEPROM (Electrical Erasable Program- mable Read Only Memory) , Figur 2 eine Draufsicht auf den Speicherzellenbereich, Figur 3 drei Querschnitte durch den Speicherzellenbereich, und Figuren 4 bis 10
Herstellungsstufen beim Herstellen des Speicherzellenbereiches jeweils an Hand von drei Querschnitten. Figur 1 zeigt den Schaltplan einer Speicherschaltung 10, die mehrere untereinander gleich aufgebaute Speicherzellenbereiche 12, 14 bzw. Speichersegmente enthält, so dass im Folgenden nur der Aufbau des Speicherzellenbereiches 12 erläutert wird. Die Speicherschaltung 10 enthält eine Vielzahl von globalen Bitleitungen BLO bis BLm, von denen in Figur 1 drei globale Bitleitungen BLO, BL1 und BL2 dargestellt sind. Weitere globale Bitleitungen 16 sind durch Punkte angedeutet.
Der Speicherzellenbereich 12 enthält eine Zeile von Drain- Auswahltransistoren ID0 bis TDm, von denen in Figur 1 drei Auswahltransistoren TDO, TD1 und TD2 dargestellt sind. Die Steuerelektroden der Drain-Auswahltransistoren TDO, TD1 und
TD2 sind an eine Drain-Auswahlleitung DAL angeschlossen, die in Zeilenrichtung liegt .
Außerdem enthält der Speicherzellenbereich 12 eine Vielzahl von Speicherzellentransistoren TOI bis Tmn, von den in Figur 1 fünfzehn Speicherzellentransistoren TOO bis T24 dargestellt sind. Der erste Index gibt jeweils die Spalte an. Der zweite Index gibt jeweils die Zeile an. So liegt der Speicherzellentransistor T12 in der Spalte mit dem Index 1 und in der Zeile mit dem Index 2.
Die Gateanschlüsse der Speicherzellentransistoren einer Zeile des Speicherzellenfeldes sind jeweils über eine Wortleitung WLO bis WLn miteinander verbunden, von denen in Figur 1 vier Wortleitungen WLO bis WL4 dargestellt sind. Weitere Wortleitungen 18 sind durch Punkte angedeutet.
Die Speicherzellentransistoren TOO bis T24 sind sogenannte Floating-Gate-Transistoren, bei denen Ladungen in einer iso- lierten Elektrode, dem Floating-Gate gespeichert werden.
Außerdem enthält der Speicherzellenbereich 12 Source- Auswahltransistoren TS0 bis TSn, von denen in Figur 1 drei Source-Auswahltransistoren TSO bis TS2 dargestellt sind. Die Steuerelektroden der Source-Auswahltransistoren TSO bis TS1 sind durch eine Source-Auswahlleitung SAL verbunden.
Der Speicherzellenbereich 12 enthält außerdem Isolierwannen WO bis Wm, von denen in Figur 1 drei Isolierwannen WO bis W2 dargestellt sind. Die Isolierwannen WO bis Wm werden durch
Isoliergräben G0 bis Gm+1 begrenzt, von denen in Figur 1 vier Isoliergräben G0 bis G2 dargestellt sind. So liegt der Isoliergraben Gl zwischen der Isolierwanne WO und der Isolierwanne l .
In jeder Isolierwanne WO bis W2 liegen Speicherzellentransistoren einer Spalte sowie ein Drain-Auswahltransistor und ein
Source-Auswahltransistor zum Auswählen der Speicherzellentransistoren dieser Spalte. Beispielsweise enthält die Isolierwanne WO den Drain-Auswahltransistor TDO, die Speicherzellentransistoren TOO bis T04 sowie den Source- Auswahltransistor TSO. Die Anordnung der Transistoren in jeder Wanne WO bis Wm ist gleich, so dass im Folgenden nur der Aufbau der Wanne WO erläutert wird.
Der Drain-Anschluss des Drain-Auswahltransistors TDO ist mit der Bitleitung BLO verbunden. Ein Source-Anschluss des Drain- Auswahltransistors TDO ist über eine Drain-Leitung 20 mit den Drain-Anschlüssen der Speicherzellentransistoren TOO bis T04 verbunden. Die Source-Anschlüsse der Speicherzellentransistoren TOO bis T04 sind jeweils über einen Kontaktabschnitt 30, 40, 50, 60 bzw. 70 mit der Wanne WO elektrisch leitend verbunden. Außerdem ist die Wanne WO elektrisch leitend mit dem Drain- Anschluss des Source-Auswahltransistors TSO verbunden. Der Source-Anschluss des Drain-Auswahltransistors TSO ist mit einer globalen Source-Leitung SL0 verbunden. Für die anderen Isolierwannen Wl, W2 usw. gibt es eigene globale Source- Leitungen SL1, SL2 usw. Durch das Verwenden von lokalen Drain-Leitungen 20, 22 und 24 können sogenannte Minisektoren 100 gebildet werden, die nur Speicherzellentransistoren eines Spaltenabschnittes und nicht einer ganzen Spalte enthalten. Dies bietet Vorteile hinsichtlich der Leistungsaufnahme der Speicherschaltung 10 und hin- sichtlich der Schreib-, Lese- und Löschgeschwindigkeit.
Figur 2 zeigt eine Draufsicht auf den Speicherzellenbereich 12. Die Bedeutung von Bezugszeichen, die bereits oben an Hand der Figur 1 erläutert worden sind, wird an Hand der Figur 2 nicht noch einmal erläutert, da diese Bezugszeichen die gleichen Bestandteile des Speicherbereiches 12 bezeichnen. Eine Breite B0 der Isolationsgräben G0 bis G3 beträgt beispiels-
weise 100 nm. Ein Abstand A0 zwischen den Mittellinien einander benachbarter Isolationsgräben beträgt beispielsweise 250 nm. Der Abstand A0 wird auch als Bitline-Versatz (Pitch) bezeichnet, weil der Abstand A0 ebenfalls den Abstand zwi- sehen benachbarten Drain-Leitungen 20, 22, 24 bezeichnet. Im Ausführungsbeispiel liegen die Bitleitungen 20, 22 bzw. 24 oberhalb des Substrates 200.
In Figur 2 sind außerdem die Floating-Gates FG00 bis FG21 der Speicherzellentransistoren T01 bis T21 bezeichnet. Kontaktbereiche CA oberhalb von Kanalanschlussgebieten sind etwas kleiner als die darunter angeordneten Kanalanschlussgebiete, d.h. als die Source-Bereiche bzw. die Drain-Bereiche. Die Kanalanschlussgebiete werden durch eine selbstjustierende Implantation nach dem Aufbringen der Drain-Auswahlleitung DAL, der Wortleitungen WLO bis WLm sowie der Source- Auswahlleitung SAL erzeugt. Zum Drain-Auswahltransistor TDO gehört beispielsweise ein Kanalanschlussgebiet 150 und ein Kanalanschlussgebiet 152, der gleichzeitig den Source-Bereich des Drain-Auswahltransistors TDO und den Drain-Bereich des Speicherzellentransistors TOO bildet.
Oberhalb der Drain-Auswahlleitung DAL befindet sich eine Leitung 160, die von der Drain-Auswahlleitung DAL durch eine Isolierschicht getrennt ist. Im Bereich der Drain- Auswahlleitung DAL erstrecken sich Steuerbereiche 170, 172, 174, 176 usw. in die Isoliergräben G0, Gl, G2, G3 usw. Die Steuerbereiche 170 bilden die Seitenbereiche der Dreifach- Gate-Transistoren TDO, TD1 und TD2.
In Figur 2 sind außerdem die Lagen dreier Querschnitte eingezeichnet, nämlich:
- ein in Spaltenrichtung liegender Querschnitt A-A' durch den Steuerbereich 172, - ein in Zeilenrichtung liegender Querschnitt B-B1 durch die Drain-Anschlussleitung DAL zwischen den Isolationsgräben G0 und Gl, und
- ein in Zeilenrichtung liegender Querschnitt C bis C durch ein Kanalanschlussgebiet 154 des Drain- Auswahltransistors TD2 bzw. des Speicherzellentransistors TO.
Figur 3 zeigt die Querschnitte A-A', B-B' und C-C. Die Speicherschaltung 10 ist in einem leicht p-dotierten Substrat 200 auf Siliziumbasis angeordnet. Im Silizium-Substrat 200 wurden eine n-dotierte Schicht 202 und eine p-dotierte Schicht 204 erzeugt. Im Bereich des Querschnittes B-B' bilden die Schichten 202 und 204 die Wanne WO. Im Bereich des Querschnittes C- C bilden die Schichten 202 und 204 die Wanne W2. ie in Figur 3 gut zu erkennen ist, liegt unter der Leitung 160 aus dotiertem polykristallinen Silizium eine ONO-Schicht 210, die eine Schichtenfolge von unten, d.h. vom Substrat 200 aus, nach oben aus Siliziumdioxid, Siliziumnitrid und Oxi- nitrid enthält. Die Drain-Auswahlleitung DAL besteht aus polykristallinem Silizium, das in-situ oder nachträglich dotiert worden ist.
Die Gräben G0 bis G3 sind am Grabenboden und an den Grabenwänden mit einem Randoxid 212 gegen das Substrat 200 hin isoliert. Das Randoxid 212 hat eine im Vergleich zur Graben- breite kleine Breite. Beispielsweise beträgt die Breite des Randoxids nur 10 nm, d.h. sie ist kleiner als 1/5 der Grabenbreite. Die unteren Bereiche der Gräben G0 bis G3 sind mit polykristallinem Silizium 214 aufgefüllt, das dotiert oder undotiert sein kann. Im oberen Drittel der Gräben G0 bis G3 befindet sich im Bereich der Auswahltransistoren TDO bis TD2 ein parallel zum Grabenboden liegendes Zwischenwandoxid 216, das beispielsweise eine Dicke von 20 nm hat. Das Zwischenwandoxid 216 bedeckt reicht ohne Unterbrechung von einer isolierten Grabenwand bis zur gegenübliegenden isolierten Grabenwand. Bei anderen Ausführungsbeispielen ist die Dicke des Zwischenwandoxids kleiner als 50 nm. Das Zwischenwandoxid 216 befindet sich in einer Höhe über dem Grabenboden eines
Grabens GO bis G3, die etwa 2/3 der Grabentiefe eines Grabens GO bis G3 entspricht. Oberhalb des Zwischenwandoxids 216 befindet sich in den Gräben GO bis G3 entweder polykristallines Silizium 218 oder an anderen Stellen ein Isoliermaterial 220, z.B. Siliziumdioxid.
Wie im Querschnitt A-A' gut zu erkennen ist, ist die Drain- Anschlussleitung DAL schmaler als der mit polykristallinem Silizium 218 gefüllte Bereich im Graben Gl . So beträgt eine Breite Bl der Drain-Auswahlleitung DAL nur etwa die Hälfte der Breite B2 des polykristallinen Siliziums 218 unterhalb der Drain-Auswahlleitung DAL.
Wie in Figur 3, Querschnitt A-A', ebenfalls gut zu erkennen ist, gibt es Vorsprünge 222, 224 des Isoliermaterials 220, die über das polykristalline Silizium 218 ragen und bis an die Drain-Auswahlleitung DAL heranreichen. Wie in Figur 3, Querschnitt B-B', gezeigt, bildet die Drain-Auswahlleitung DAL und das polykristalline Silizium 218 einen Dreifach-Gate- Transistor mit einem U-förmigen Kanalbereich 230.
Wie in Figur 3, Querschnitt C-C, dargestellt, werden die Drain-Leitungen 20 bis 24 oberhalb des Substrates 200 angeordnet. Ein Kontakt 232 führt von der Drainleitung zum Kanal- anschlussgebiet 154. Zwischen dem Kontakt 232 und dem Kanalanschlussgebiet 154 liegt ein Silizidbereich 234. Dem Sili- zidbereich 234 ähnliche Silizidbereiche bilden Teile der Kontaktabschnitte 30 bis 74. Im Folgenden wird das Verfahren zum Herstellen der Speicherschaltung 10 an Hand der Figuren 4 bis 10 erläutert. Wie in Figur 4 dargestellt, werden zuerst die n-dotierte Schicht 202 und die p-dotierte -Schicht 204 implantiert, um eine großflächige Isolierschicht zu bilden. Die großflächige Isolier- schicht wird anschließend durch das Ätzen der Isoliergräben G0 bis G3 in eine Vielzahl streifenförmiger kleiner Isolierwannen unterteilt. Dabei wird zunächst auf das Substrat 200
eine Hilfsschicht 250 aufgebracht, die bspw. aus Siliziumnitrid besteht oder Ξiliziumnitrid enthält. Auf die Hilfsschicht 250 wird beispielsweise eine Bor-Phosphor-Silikat-Glasschicht 252 aufgebracht, die als Hartmaske beim Ätzen der tiefen Isoliergräben dient und kurz als BPSG-Schicht bezeichnet wird. Die Glasschicht 252 wird mit Hilfe einer nicht dargestellten Fotolackmaske strukturiert. Anschließend wird die Hilfsschicht 250 mit Hilfe der als Hartmaske dienenden Glasschicht 252 strukturiert. Die Glasschicht 252 wird danach entfernt. Nun wird die Hilfsschicht 250 als Hartmaske für das Einbringen der Isolationsgräben G0 bis G3 genutzt, bspw. mit Hilfe eines reaktiven lonenätzprozesses. Alternativ kann auch nur die Hilfsschicht 250 und keine Glasschicht 252 verwendet werden .
In den Isolationsgräben G0 bis G3 wird dann das Randoxid 212 erzeugt, bspw. mit Hilfe einer thermischen Oxidation. Das Randoxid hat die Funktion eines Liner-Oxides . Nach dem Erzeugen des Randoxides 212 werden, wie in Figur 5 gezeigt, die Isoliergräben G0 bis G3 mit dem polykristallinen Silizium 214 gefüllt, das in-situ dotiert wird. Das polykristalline Silizium 214 wird zurückgeatzt, so dass nur noch etwa 2/3 jedes Isolationsgrabens G0 bis G3 gefüllt sind. Danach wird das Zwischenwandoxid 216 erzeugt, bspw. ebenfalls durch eine thermische Oxidation. Nach dem Erzeugen des Zwischenwandoxides 216 werden die oberen Bereiche der Isolationsgräben G0 bis G3 mit dem polykristallinem Silizium 218 gefüllt, das in-situ dotiert wird. Das polykristalline Sili- zium 218 wird zurückgeätzt. Danach wird die Hilfsschicht 250 entfernt und der in Figur 5 dargestellte Verfahrensstand ist erreicht. Beim Rückätzen des polykristallinen Siliziums 218 wird dieses auch innerhalb der Isolationsgräben G0 bis G3 in einem oberen Bereich entfernt, beispielsweise bis in eine Tiefe von 50 nm ausgehend vom Grabenrand der Isolationsgräben G0 bis G3.
Wie in Figur 6 dargestellt, werden anschließend in dem Speicherschaltkreis 10 flache Isolationsgräben mit Hilfe einer Fotomaske und gegebenenfalls auch mit Hilfe einer Hartmaske erzeugt. Dazu wird eine weitere Hilfsschicht 260, beispiels- weise aus Siliziumnitrid, sowie ggf. eine Glasschicht 262 aufgebracht. Die Glasschicht 262 und die Hilfsschicht 260 werden mit Hilfe einer nicht dargestellten Fotomaske strukturiert. Anschließend werden die flachen Gräben geätzt, wobei gleichzeitig ohne zusätzlich erforderliche Verfahrensschritte das polykristalline Silizium 218 in den tiefen Isolationsgräben G0 bis G3 strukturiert wird. Das polykristalline Silizium 218 wird an den Stellen nicht entfernt, an denen die Steuerbereiche der Drain-Auswahltransistoren TDO bis TDm zur Auswahl eines Minisektors 100 erzeugt werden sollen, siehe Figur 6, Querschnitt B-B', sowie den mittleren Bereich im Querschnitt A-A' .
Dagegen wird das polykristalline Silizium 218 im Bereich der Speicherzellentransistoren etwa bis zur Höhe des Zwischen- wandoxids 216 entfernt, siehe Figur 6, Querschnitt C-C . Das polykristalline Silizium 218 wird außerdem seitlich des Steuerbereiches 172 entfernt, siehe Randbereiche im Querschnitt A-A' . Demzufolge legt die Maske zum Festlegen der flachen Gräben auch die Lage der seitlichen Steuerbereiche der Aus- ahltransistoren fest.
Danach wird beispielsweise mit Hilfe einer thermischen Oxidation ein sogenanntes Liner-Oxid 270 in den flachen Gräben sowie in den freigelegten oberen Bereichen der Isolationsgrä- ben G0 bis G3 erzeugt.
Wie in Figur 7 dargestellt, wird anschließend die Hilfsschicht 260 mit Hilfe eines isotropen Ätzprozesses zurückgeätzt, wobei die Restbereiche der Hilfsschicht 260 jedoch nicht vollständig entfernt werden.
Anschließend wird das Isolationsmaterial 220 aufgebracht, um die flachen Isolationsgräben sowie die soeben freigelegten oberen Bereiche der tiefen Isolationsgräben Gl bis G3 zu füllen. Dabei werden die Vorsprünge 222 und 224 bzw. Vor- 5 Sprünge 272 und 274 an Seitenflächen gebildet, an denen die Hilfsschicht 260 isotrop zurückgeätzt worden ist. Beispielsweise wird Siliziumdioxid mit einem HDP-Verfahren (High Den- sity Plasma) abgeschieden. Danach wird das Isoliermaterial 220 planarisiert, beispielsweise mit Hilfe eines CMP-
10 Verfahrens (chemisches mechanisches Polieren) . Gegebenenfalls werden auf der Hilfsschicht 260 verbleibende Reste des Isoliermaterials 220 mit einem zusätzlichen Verfahrensschritt entfernt, beispielsweise nass-chemisch durch Eintauchen in Flusssäure HF.
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Wie in Figur 8 gezeigt, wird anschließend ein substratferner Teil der Hilfsschicht 260 entfernt, beispielsweise mit Hilfe eines anisotropen Ätzverfahrens, insbesondere eines reaktiven Ionenätzens (RIE - Reactive Ion Etching) . Die Hilfsschicht
20 260 verbleibt nur an solchen Stellen, an denen sie unterhalb der Substratoberfläche des Substrats 200 angeordnet war, d.h. oberhalb des polykristallinen Siliziums 218. An dünneren Stellen wird die Hilfsschicht 260 dagegen entfernt, nämlich oberhalb der Isolierwannen WO bis W2, siehe insbesondere
25 Figur 8, Querschnitt B-B1 und Querschnitt C-C.
Anschließend werden beispielsweise nass-chemisch Oxidschichten oberhalb der Wannen WO bis W2 entfernt, siehe Figur 8, freiliegender Substratbereich 280, sowie Figur 8, Querschnitt 30 C-C, freiliegender Substratbereich 282 zwischen den gedünnten Vorsprüngen 272 und 274.
Wie in Figur 9 dargestellt, wird danach der erste Teil eines Hochvolt-Oxids beispielsweise durch thermische Oxidation 35 erzeugt. Der erste Teil der Hochvolt-Oxidschicht 290 wird auf den Speicherzellentransistoren TOI bis Tm, n wieder entfernt, wobei der erste Teil der Hochvolt-Oxidschicht 290 im Bereich
der Drain-Auswahltransistoren TDO bis TDm und im Bereich der Source-Auswahltransistoren TSO bis TSm verbleibt.
In einem nächsten Verfahrensschritt wird mit Hilfe beispiels- weise einer thermischen Oxidation das Tunneloxid im Bereich der Speicherzellentransistoren TOI bis T24 erzeugt. Dabei wird die Dicke der Hochvolt-Oxidschicht 290 im Bereich der Auswahltransistoren weiter erhöht, so dass dort höhere Spannungen, von beispielsweise größer 5 Volt geschaltet werden können.
Danach werden die verbliebenen Reste der Hilfsschicht 260 entfernt, wobei eine Aussparung 300 zwischen den Vorsprüngen 222 und 224 entsteht. Außerdem wird das polykristalline Sili- zium 218 in den Isolationsgräben GO und Gl freigelegt, siehe Figur 9, Querschnitt A-A' und Querschnitt B-B'.
Wie in Figur 10 dargestellt, wird anschließend polykristallines Silizium 310 ganzflächig abgeschieden und beispielsweise in-situ dotiert. Danach wird, wie oben bereits an Hand der Figur 3 gezeigt, die ONO-Schicht 210 abgeschieden. Anschließend wird eine weitere polykristalline Schicht abgeschieden und beispielsweise in-situ dotiert. Die weitere polykristalline Schicht enthält unter anderem das Material für die Lei- tung 160.
Danach werden mit Hilfe eines fotolithografischen Schrittes die weitere polykristalline Schicht, die ONO-Schicht 210 und das polykristalline Silizium 310 strukturiert, wobei unter anderem die Drain-Ansσhlussleitung DAL erzeugt wird. Außerdem werden die Gate-Stapel im Bereich der Speicherzellentransistoren T01 bis T24 erzeugt.
Danach werden die Kontaktabschnitte 30 bis 74 erzeugt, wobei die Silizidbereiche 234 erzeugt werden. Später werden Metallisierungen in der Speicherschaltung 10 erzeugt und die Speicherschaltung 10 wird passiviert.
Zusammenfassend gilt, dass sich die erläuterten Verfahren insbesondere dann mit einer erheblichen Erhöhung des Integrationsgrades einsetzen lassen, wenn sogenannte buried straps (BS), d.h. silizierte Kontakte von den Source-Gebieten zu isolierten p-Wannen-Streifen in Kombination mit sogenannten buried bitlines (BBL) eingesetzt werden, insbesondere beim Verwenden der an Hand der Figuren erläuterten SNOR- Architektur. In diesen Fällen wird eine weitere Erhöhung des Integrationsgrades nämlich durch die Breite des Auswahltransistors für jeden Minisektor begrenzt. Die Erfindung löst die damit verbundenen Probleme dadurch, dass die Auswahltransistoren unter Nutzung der oberen Bereiche von Isoliergräben als Triple-Gate-Transistoren dreidimensional ausgeführt werden. Auf diese Art und Weise kann die effektive Kanalbreite beibehalten oder sogar erheblich vergrößert werden, ohne dass zusätzliche Chipfläche benötigt wird. Außerdem haben die Auswahltransistoren bessere elektronische Eigenschaften, insbesondere einen steileren Unterschwellspannungsanstieg und einen geringeren Ruhestrom verglichen mit den bisher eingesetzten planaren Transistoren und auch verglichen mit sogenannten Dual-Gate-Transistoren.
An Stelle der erwähnten Flash-Speicher lassen sich auch ande- re Speichertypen mit Hilfe der Erfindung verbessern, beispielsweise andere nicht-flüchtig ladungsspeichernde Speicherschaltkreise.

Claims

Patentansprüche
1. Integrierte Schaltungsanordnung (10), insbesondere integrierte Speicher-Schaltungsanordnung, mit einem Substrat (200) , mit einem Feldeffekttransistor (TDO), mit einem im Substrat (200) angeordneten Isoliergraben (60), der den Feldeffekttransistor (TDO) von seiner Umgebung isoliert und der durch einen Grabenboden, durch Grabenwände und durch einen Grabenrand begrenzt ist, und mit einem Zwischenwand-Isolierbereich (216) aus elektrisch isolierendem Material in einem mittleren Bereich zwischen zwei einander gegenüberliegenden Grabenwänden und mit einem Abstand vom Grabenboden, wobei der Isoliergraben in einem dem Grabenrand nahen Bereich ein elektrisch leitfähiges Material (218) enthält, das den Steuerbereich des Feldeffekttransistors (TDO) bildet.
2. Schaltungsanordnung nach Anspruch 1, dadurch g e - kennzeichnet , dass zwischen dem Zwischenwand- Isolierbereich (216) und dem Grabenboden elektrisch leitfähiges Material (214) angeordnet ist oder dass zwischen dem Zwischenwand-Isolierbereich (216) und dem Grabenboden nur elektrisch isolierendes Material angeordnet ist, und/oder dass der Zwischenwand-Isolierbereich (216) einen Abstand zum Grabenboden hat, der größer als 1/5 oder größer als 1/3 der Grabentiefe ist..
3. Schaltungsanordnung (10) nach Anspruch 1 oder 2, d a - durch gekennzeichnet , dass der Isoliergraben
(G0) in einem anderen grabenrandnahen Bereich angrenzend an einen Steuerbereich eines anderen Feldeffekttransistors (TOO) an Stelle des elektrisch leitfähigen Materials (218) ein Isoliermaterial (220) enthält.
4 . Schaltungsanordnung (10 ) nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass sich
das elektrisch leitfähige Material (218, 310) über den Grabenrand hinaus erstreckt, vorzugsweise bis in einen dem Isoliergraben (GO) benachbarten Isoliergraben (Gl) , und/oder dass die beiden Anschlussbereiche des Feldeffekt- transistors (TDO) gleich weit vom Isoliergraben (G0) oder unterschiedlich weit entfernt sind.
5. Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass der Isoliergraben (G0) eine im Substrat (200) angeordnete dotierte Schicht (204) durchdringt und in einer Schicht (202) mit dazu entgegengesetztem Dotiertyp endet oder die Schicht (202) mit entgegengesetztem Dotiertyp ebenfalls durchdring .
6. Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass ein Speicherzellenfeld aus einer Vielzahl von matrixförmig angeordneten Speicherzellen (TOO) in der Schaltungsanordnung (10) enthalten ist, wobei der Feldeffekttransistor (TDO) ein Auswahltransistor zum gleichzeitigen Auswählen der Speicherzellen (TOO) einer Spalte oder eines Spaltenabschnittes ist, und/oder wobei elektrisch isolierende Isoliergräben (G0, Gl) zwischen den Speicherzellen verschiedener Spalten aus Spei- cherzellen liegen.
7. Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass mindestens eine Auswahlleitung (20) zum Auswählen der Speicher- zellen (TOO) einer Spalte oder eines Spaltenabschnittes aus
Speicherzellen in dem Isoliergraben (G0) oder in einem weiteren Isoliergraben angeordnet ist, und/oder dass Speicherzellen (TOO) mindestens einer Spalte in einer dotierten Schicht (202) angeordnet sind, die durch denn Isolationsgraben (G0) oder durch einen weiteren Isoliergraben von einer dotierten Schicht für Speicherzellen (T10) einer benachbarten Spalte elektrisch isoliert ist,
und/oder dass Speicherzellen (TOO) mindestens einer Spalte über eine dotierte Schicht (204) im Substrat (200) oder in einem Isoliergraben elektrisch leitfähig miteinander verbunden sind, und/oder dass der Isoliergraben mehr als doppelt so lang oder mehr als dreimal so lang wie breit ist, vorzugsweise mehr als zehnmal so lang.
8. Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass am
Steuerbereich des Auswahltransistors (TDO) auf der vom Substrat (200) abgewandten Seite eine elektrisch isolierende Isolationsschicht (210) und eine elektrisch leitfähige Schicht (160) angeordnet sind, die gemeinsam mit zumindest einem Teil des Steuerbereiches (310) strukturiert worden sind.
9. Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass sich der Steuerbereich des Feldef ekttransistors (TDO) nur höchstens bis zur halben Grabentiefe des Isoliergrabens (G0) erstreckt .
10. Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekennz eichnet , dass der
Auswahltransistor (TDO) ein Transistor mit Drei ach-Gate ist, und/oder dass der Auswahltransistor (TDO) durch einen im Vergleich zu einem Isoliergraben im Speicherzellenfeld tiefen Isoliergraben isoliert wird.
11. Verfahren zum Herstellen einer integrierten Schaltungsanordnung (10), insbesondere einer Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, mit den ohne Beschränkung durch die angegebene Reihenfolge ausgeführten Verfahrensschritten:
Erzeugen mindestens eines Isoliergrabens (G0) in einem Substrat (200),
Einbringen von elektrisch isolierendem Material (212) m den Graben (GO) ,
Einbringen von elektrisch nichtisolierendem Material (218) in den Isoliergraben (GO) nach dem Einbringen des elektrisch isolierenden Materials (212),
Strukturieren des nichtisolierenden Materials (218), Aufbringen eines weiteren nichtisolierenden Materials (310) angrenzend an das eine n chtisolierende Material (218) , und Strukturieren des weiteren nichtisolierenden Materials (310) als Steuerelektrode eines Feldeffekttransistors (TDO) .
12. Verfahren nach Anspruch 11, ge k enn z e i chnet du c die Schritte:
Aufbringen einer Hilfsschicht (260) vor dem Strukturieren des einen nichtisolierenden Materials (218),
Strukturieren der Hilfsschicht (260) gemeinsam mit dem Strukturieren des einen nichtisolierenden Materials (218), isotropes Ruckatzen der Hilfsschicht, und vorzugsweise Aufbringen von weiterem isolierenden Mateπ- al (220) vor dem Aufbringen des weiteren nichtisolierenden Materials (310) .
13. Verfahren nach Anspruch 12, g ek enn z e i chn et u r c h die Schritte: Freilegen der Reste der Hilfsschicht (260) nach dem Aufbringen des weiteren isolierenden Materials (220), Entfernen von Teilbereichen der Hilfsschicht (260), Erzeugen einer Isolierschicht (290) an Bereichen, die nicht von der Hilfsschicht (260) bedeckt sind, vorzugsweise durch thermische Oxidation.
14. Verfahren nach Anspruch 12 oder 13, dadurch gekennz eichnet , dass die Hilfsschicht (260) Nitrid enthalt oder aus Nitrid besteht, insbesondere Siliziumnitπd.
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