Beschreibung
Integrierte Schaltungsanordnung mit Isoliergraben und Feldeffekttransistor sowie Herstellungsverfahren
Die Erfindung betrifft eine integrierte Schaltungsanordnung, insbesondere eine integrierte Speicher-Schaltungsanordnung, die ein dotiertes Substrat enthält. Zur Isolation von Feldeffekttransistoren werden in der Schaltungsanordnung Isolier- graben eingesetzt, beispielsweise zwischen den Speicherzellen einer Spalte eines Speicherzellenfeldes, siehe beispielsweise US 6,438,030 Bl. Jedoch werden Isoliergräben auch außerhalb des Speicherzellenfeldes eingesetzt. Ein Isoliergraben enthält einen Grabenwand-Isolierbereich aus elektrisch isolierendem Material an zwei einander gegenüberliegenden Grabenwänden. Der Boden des Grabens kann ebenfalls mit elektrisch isolierendem Material bedeckt sein. Alternativ ist der Boden des Isoliergrabens aber frei von einem Isolier- bereich. Außerdem enthält der Isoliergraben einen Zwischenwand-Isolierbereich aus elektrisch isolierendem Material in einem mittleren Bereich zwischen den beiden gegenüberliegenden Grabenwänden. Beispielsweise ist der Graben vollständig mit einem Isoliermaterial gefüllt.
Außerdem enthält die integrierte Schaltungsanordnung mindestens einen Feldeffekttransistor mit einem Steuerbereich und zwei Anschlussbereichen, zwischen denen sich beim Betrieb des Feldeffekttransistors ein Kanalbereich ausbildet.
Es ist Aufgabe der Erfindung, eine einfach aufgebaute und einfach herzustellende integrierte Schaltungsanordnung anzugeben, die Isoliergräben und Feldeffekttransistoren enthält und die sich mit einem hohen Integrationsgrad herstellen lässt, insbesondere auch dann, wenn Feldeffekttransistoren vorhanden sind, die im Vergleich zu anderen Feldeffekttransistoren der integrierten Schaltungsanordnung höhere Ströme
oder höhere Spannungen schalten. Außerdem soll ein Herstellungsverfahren angegeben werden.
Die auf die integrierte Schaltungsanordnung bezogene Aufgabe wird durch eine Schaltungsanordnung mit den im Patentanspruch 1 angegebenen Verfahrensschritten gelöst . Weiterbildungen sind in den Unteransprüchen angegeben.
Die Erfindung geht von der Überlegung aus, dass sich der Integrationsgrad der integrierten Schaltungsanordnung erhöhen lässt, wenn der Isoliergraben außer seiner Isolierfunktion zum Isolieren von Teilbereichen der integrierten Schaltungsanordnung von anderen Teilbereichen noch mindestens eine zusätzliche Funktion übernimmt. Bei der erfindungsgemäßen integrierten Schaltungsanordnung betrifft diese zusätzliche Funktion die Aufnahme des Steuerbereiches eines Feldeffekttransistors. Wird der Steuerbereich eines Feldeffekttransistors sowohl innerhalb des Isoliergrabens als auch außerhalb des Isoliergrabens angeordnet, so lässt sich auf einfache Art die wirksame Steuerbreite oder auch die Steuerlänge des Steuerbereiches bei gleicher benötigter Chipfläche erhöhen bzw. lässt sich bei gleichbleibender Breite bzw. Länge des Steuerbereiches die benötigte Chipfläche verringern. Deshalb hat die erfindungsgemäße integrierte Schaltungsanordnung zusätzlich zu den eingangs genannten Bestandteilen einen Isoliergraben, bei dem der mittlere Bereich zwischen den beiden gegenüberliegenden Grabenwänden einen Abstand zum Grabenboden hat, der vorzugsweise größer als 1/5 oder sogar größer als 1/3 der Grabentiefe ist. In einem dem Grabenrand nahen Bereich ist der Isoliergraben mit einem elektrisch leitfähigen Material gefüllt, das den Steuerbereich desjenigen Feldeffekttransistors bildet, der mit Hilfe des Isoliergrabens von seiner Umgebung isoliert ist . Damit dient nur der untere Bereich des Isoliergrabens zur elektrischen Isolation. Der obere Bereich des Isoliergrabens dient zur Aufnahme des Steuerbereiches eines Feldeffekttransistors.
Bezüglich der Isolierung sind zwei Fälle besonders wichtig. Zum Einen ist der Fall wichtig, bei dem das Gate des Feldeffekttransistors auf 0 Volt liegt, so dass der Feldeffekttransistor sperrt. Der Isolationsgraben verhindert dann das Durchgreifen einer Drainspannung des Felde fekttransistors von bspw. mehr als 5 Volt auf einen Drainbereich eines benachbarten Feldeffekttransistors mit einem geringeren Potential, von bspw. 0 Volt oder einem negativen Potential. Zum anderen ist der Fall wichtig, bei dem am Gate bzw. Steuerbereich des Feldeffekttransistors ein positives Potential anliegt, von bspw. 10 Volt. Der Isoliergraben verhindert das Ausbilden eines parasitären Feldeffekttransistors unterhalb der Steuerleitung, an die der Feldeffekttransistor und der benachbarte Feldeffekttransistor angeschlossen sind. Über einen solchen parasitären Feldeffekttransistor würde sonst das Drainpotential, von z.B. 1, Volt, des Feldef ekttransistors auf den Drainbereich des benachbarten Feldeffekttransistors durchgreifen, falls dieses auf einem geringeren Potenti- al liegt, z.B. auf 0 Volt.
Bei einer Weiterbildung ist zwischen dem Zwischenwand- Isolierbereich und dem Grabenboden elektrisch leitfähiges Material angeordnet, vorzugsweise dotiertes polykristallines Silizium, mit dem sich auch tiefe und enge Gräben gut füllen lassen. Beispielsweise haben tiefe Gräben eine Tiefe größer als 1 μm (Mikrometer) oder größer als 2 μm. Alternativ ist zwischen dem Zwischenwand-Isolationsbereiσh und dem Grabenbo- den nur elektrisch isolierendes Material angeordnet, beispielsweise ein Oxid mit sehr guten elektrischen Isolationseigenschaften .
Bei einer anderen Weiterbildung enthält der Isoliergraben in einem anderen grabenrandnahen Bereich angrenzend an einen Steuerbereich eines anderen Feldeffekttransistors an Stelle des elektrisch leitfähigen Materials ein Isoliermaterial.
Demzufolge werden entlang eines Grabens planare Feldeffekttransistoren und Feldeffekttransistoren angeordnet, deren Steuerbereiche sich auch in den Isoliergraben erstrecken. Auf diese Weise entsteht ein Freiheitsgrad, der es gestattet, die Feldeffekttransistoren auszuwählen, deren Steuerbereiche sich bis in den Isoliergraben erstrecken sollen. Felde ekttransistoren, bei denen nur ein vergleichsweise schmaler Steuerbereich erforderlich ist oder bei denen sich der Steuerbereich nicht ohne weiteres in einem Isoliergraben anordnen lässt, beispielsweise bei Transistoren mit einem Floating- Gate, können auf einfache Art dadurch am gleichen Isolationsgraben realisiert werden, dass der grabenrandnahe Bereich im Bereich der Steuerbereiche dieser Feldeffekttransistoren mit einem Isoliermaterial gefüllt wird.
Bei einer nächsten Weiterbildung erstreckt sich das elektrisch leitfähige Material über die Grabenwand hinaus bis in einen dem Isoliergraben benachbarten Isoliergraben. In dem benachbarten Graben bildet das elektrisch leitfähige Material den Steuerbereich des gleichen Feldeffekttransistors und/oder den Steuerbereich eines anderen Felde fekttransistors. Bei dieser Weiterbildung wird ein sogenannter Dreifach-Gate- Transistor bzw. Triple-Gate-Transistor auf einfache Art dadurch erzeugt, dass der obere Bereich von Isoliergräben zum Anordnen der Seiten-Steuerbereiche der Dreifach-Transistoren dient .
Bei einer nächsten Weiterbildung durchdringt der Isoliergraben eine im Substrat angeordnete dotierte Schicht, beispiels- weise eine dotierte Wanne. Der Graben endet in einer Schicht bzw. Wanne mit entgegengesetztem Dotiertyp. Alternativ durchdringt der Graben auch eine Schicht mit entgegengesetztem Dotiertyp und endet in einer weiteren Dotierschicht oder im Substrat. Durch diese Maßnahme übernimmt der Isoliergraben auch eine Funktion zum Isolieren von dotierten Schichten, welche die elektrischen Eigenschaften der Schaltung verbessern und zusätzliche Ansteuermöglichkeiten bieten.
Bei einer nächsten Weiterbildung enthält die Schaltungsanord- nung ein Ξpeicherzellenfeld aus einer Vielzahl von matrixför- mig angeordneten Speicherzellen. Der Feldeffekttransistor, dessen Steuerbereich sich bis in den Isoliergraben erstreckt, ist ein Auswahltransistor zum gleichzeitigen Auswählen der Speicherzellen einer Spalte oder eines Spaltenabschnitts. Beim Auswählen von Spaltenabschnitten wird auch von lokalen Spaltenabschnitten gesprochen, insbesondere von lokalen Bit- leitungen, die mit einer globalen Bitleitung zu verbinden sind. Um eine schnellstmöglich Zugriffszeit auf Zelltransistoren zu erhalten, müssen sämtliche Spannungsabfälle im Lesestrompfad minimiert werden. Da der Auswahltransistor hierbei einen wesentlichen Beitrag leistet, muss der Spannungsabfall an ihm durch eine möglichst große effektive Kanalbreite minimiert werden. Demzufolge muss der Steuerbereich des Auswahltransistors möglichst breit sein. Die zusätzlich erforderliche Breite führt jedoch nicht zu einer zusätzlichen erforderlichen Chipfläche, weil ein Teil des Steuerbereiches des Auswahltransistors im Isoliergraben angeordnet wird.
Alternativ oder zusätzlich erstreckt sich der Isoliergraben, in dem sich der Steuerbereich des Auswahltransistors befindet, auch zwischen den Speicherzellen verschiedener Spalten aus Speicherzellen. Die Tiefe des Isoliergrabens unterscheidet sich bei einer Ausgestaltung im Bereich des Auswahltransistors von der Tiefe im Bereich des Speicherzellenfeldes. Im Bereich des Auswahltransistors ist der Isoliergraben vorzugsweise tiefer als im Bereich des Speicherzellenfeldes.
Bei einer anderen Weiterbildung befindet sich eine Auswahlleitung zum Auswählen der Speicherzellen einer Spalte oder eines Spaltenabschnittes aus Speicherzellen in dem Isolationsgraben. Dies ermöglicht es, die Isolationsgräben mit ge- ringem Abstand zueinander anzuordnen. Dieser geringe Abstand lässt sich weiter verringern, wenn die vergleichsweise brei-
ten Steuerbereiche der Auswahltransistoren in Isolationsgra- ben angeordnet werden.
Bei einer nächsten Weiterbildung werden Speicherzellen mm- destens einer Spalte über eine dotierte Schicht elektrisch leitfahig miteinander verbunden sind. Die dotierte Schicht liegt vorzugsweise unterhalb des Kanalbereiches der Speicherzellen der Spalte. Dieses Konzept der "vergrabenen" Source- Leitung ist beispielsweise m der US 6,438,030 Bl erl utert. Auch in diesem Fall lassen sich die Isolationsgraben mit kleinem Abstand zueinander anordnen. Das Ausfuhren der Auswahltransistoren als Dreifach-Gate-Transistoren fuhrt zu einer weiteren Verringerung des Abstandes zwischen den Isolationsgraben und damit zu einem noch größeren Integrations- grad.
Bei einer n chsten Weiterbildung sind am Steuerbereich des Auswahltransistors auf der vom Substrat abgewandten Seite eine elektrisch isolierende Isolationsschicht und eine elekt- risch leitfahige Schicht angeordnet, die gemeinsam mit zumindest einem Teil des Steuerbereiches strukturiert worden sind. Durch diese Maßnahme muss die weitere elektrisch leitfahige Schicht im Bereich des Auswahltransistors nicht entfernt werden. Im Bereich des Zellenfeldes ist die weitere elekt- risch isolierende Schicht zur Ansteuerung von Transistoren erforderlich. Im Bereich des Auswahltransistors stört diese Schicht jedoch nicht . Bei einer Ausgestaltung ist die elektrisch isolierende Isolationsschicht eine Mehrfachschicht, z.B. eine ONO-Schicht (Oxid Nitrid Oxid).
Bei einer anderen Weiterbildung der Schaltungsanordnung erstreckt sich der Steuerbereich nur höchstens bis zur halben Grabentiefe. Der verbleibende Teil des Grabens lasst sich für Isolierzwecke oder für andere Zwecke verwenden.
Bei einer nächsten Weiterbildung der Schaltungsanordnung ist der Auswahltransistor ein Transistor mit einem Steuerbereich,
der einen Substratbereich umschließt, insbesondere ein Drei- fach-Gate-Transistor . Solche Transistoren enthalten zwei einander gegenüberliegende Steuerbereiche, die durch einen mittleren Steuerbereich verbunden sind und hervorragende elektrische Eigenschaften haben.
Die Erfindung betrifft außerdem ein Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit den Schritten:
- Erzeugen eines Isolationsgrabens in einem Substrat, - Einbringen von isolierendem Material in den Graben,
- Einbringen von nichtisolierendem Material, insbesondere von elektrisch leitfähigem Material oder von halbleitendem Material, das durch Dotierung elektrisch leitfähig wird, nach dem Einbringen des elektrisch isolierenden Ma- terials,
- Strukturieren des nichtisolierenden Materials, insbesondere durch Ätzen oder durch chemisch-mechanisches- Polieren,
- Aufbringen eines weiteren nichtisolierenden Materials angrenzend an das bereits strukturierte eine nichtisolierende Material, insbesondere von weiterem elektrisch leitfähigen Material oder von weiterem halbleitenden Material, das sich durch Dotierung in elektrisch leitfähi- ges Material umwandeln lässt, und - Strukturieren des weiteren nichtisolierenden Materials als Steuerelektrode eines Feldeffekttransistors.
Für das erfindungsgemäße Verfahren gelten die für die erfindungsgemäße Schaltungsanordnung und deren Weiterbildung oben genannten technischen Wirkungen ebenfalls. Bei einer Weiterbildung des erfindungsgemäßen Verfahrens wird vor dem Strukturieren des nichtisolierenden Materials eine Hilfsschicht, beispielweise aus Siliziumnitrid aufgebracht. Die Hilfsschicht wird gemeinsam mit dem Isoliergraben strukturiert. Anschließend wird die Hilfsschicht isotrop zurückgeätzt.
Durch diesen Verfahrensablauf wird gewährleistet, dass überstehende Bereiche erzeugt werden können, die beim weiteren
Verfahrensablauf Justiertoleranzen bilden. Durch die Justiertoleranzen ist es möglich, trotz nicht ganz passgenauer Verfahrensführung beim Erzeugen weiterer Schichten elektrische Bauelemente mit hinreichend guten elektrischen Eigenschaften herzustellen.
Bei einer nächsten Weiterbildung wird die Hilfsschicht außerdem in Zusammenhang mit dem Erzeugen von Isolierschichten verwendet, insbesondere mit dem Erzeugen von Tunneloxid- schichten.
Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen: Figur 1 den Schaltplan eines Speicherzellenbereiches in einem Flash-EEPROM (Electrical Erasable Program- mable Read Only Memory) , Figur 2 eine Draufsicht auf den Speicherzellenbereich, Figur 3 drei Querschnitte durch den Speicherzellenbereich, und Figuren 4 bis 10
Herstellungsstufen beim Herstellen des Speicherzellenbereiches jeweils an Hand von drei Querschnitten. Figur 1 zeigt den Schaltplan einer Speicherschaltung 10, die mehrere untereinander gleich aufgebaute Speicherzellenbereiche 12, 14 bzw. Speichersegmente enthält, so dass im Folgenden nur der Aufbau des Speicherzellenbereiches 12 erläutert wird. Die Speicherschaltung 10 enthält eine Vielzahl von globalen Bitleitungen BLO bis BLm, von denen in Figur 1 drei globale Bitleitungen BLO, BL1 und BL2 dargestellt sind. Weitere globale Bitleitungen 16 sind durch Punkte angedeutet.
Der Speicherzellenbereich 12 enthält eine Zeile von Drain- Auswahltransistoren ID0 bis TDm, von denen in Figur 1 drei Auswahltransistoren TDO, TD1 und TD2 dargestellt sind. Die Steuerelektroden der Drain-Auswahltransistoren TDO, TD1 und
TD2 sind an eine Drain-Auswahlleitung DAL angeschlossen, die in Zeilenrichtung liegt .
Außerdem enthält der Speicherzellenbereich 12 eine Vielzahl von Speicherzellentransistoren TOI bis Tmn, von den in Figur 1 fünfzehn Speicherzellentransistoren TOO bis T24 dargestellt sind. Der erste Index gibt jeweils die Spalte an. Der zweite Index gibt jeweils die Zeile an. So liegt der Speicherzellentransistor T12 in der Spalte mit dem Index 1 und in der Zeile mit dem Index 2.
Die Gateanschlüsse der Speicherzellentransistoren einer Zeile des Speicherzellenfeldes sind jeweils über eine Wortleitung WLO bis WLn miteinander verbunden, von denen in Figur 1 vier Wortleitungen WLO bis WL4 dargestellt sind. Weitere Wortleitungen 18 sind durch Punkte angedeutet.
Die Speicherzellentransistoren TOO bis T24 sind sogenannte Floating-Gate-Transistoren, bei denen Ladungen in einer iso- lierten Elektrode, dem Floating-Gate gespeichert werden.
Außerdem enthält der Speicherzellenbereich 12 Source- Auswahltransistoren TS0 bis TSn, von denen in Figur 1 drei Source-Auswahltransistoren TSO bis TS2 dargestellt sind. Die Steuerelektroden der Source-Auswahltransistoren TSO bis TS1 sind durch eine Source-Auswahlleitung SAL verbunden.
Der Speicherzellenbereich 12 enthält außerdem Isolierwannen WO bis Wm, von denen in Figur 1 drei Isolierwannen WO bis W2 dargestellt sind. Die Isolierwannen WO bis Wm werden durch
Isoliergräben G0 bis Gm+1 begrenzt, von denen in Figur 1 vier Isoliergräben G0 bis G2 dargestellt sind. So liegt der Isoliergraben Gl zwischen der Isolierwanne WO und der Isolierwanne l .
In jeder Isolierwanne WO bis W2 liegen Speicherzellentransistoren einer Spalte sowie ein Drain-Auswahltransistor und ein
Source-Auswahltransistor zum Auswählen der Speicherzellentransistoren dieser Spalte. Beispielsweise enthält die Isolierwanne WO den Drain-Auswahltransistor TDO, die Speicherzellentransistoren TOO bis T04 sowie den Source- Auswahltransistor TSO. Die Anordnung der Transistoren in jeder Wanne WO bis Wm ist gleich, so dass im Folgenden nur der Aufbau der Wanne WO erläutert wird.
Der Drain-Anschluss des Drain-Auswahltransistors TDO ist mit der Bitleitung BLO verbunden. Ein Source-Anschluss des Drain- Auswahltransistors TDO ist über eine Drain-Leitung 20 mit den Drain-Anschlüssen der Speicherzellentransistoren TOO bis T04 verbunden. Die Source-Anschlüsse der Speicherzellentransistoren TOO bis T04 sind jeweils über einen Kontaktabschnitt 30, 40, 50, 60 bzw. 70 mit der Wanne WO elektrisch leitend verbunden. Außerdem ist die Wanne WO elektrisch leitend mit dem Drain- Anschluss des Source-Auswahltransistors TSO verbunden. Der Source-Anschluss des Drain-Auswahltransistors TSO ist mit einer globalen Source-Leitung SL0 verbunden. Für die anderen Isolierwannen Wl, W2 usw. gibt es eigene globale Source- Leitungen SL1, SL2 usw. Durch das Verwenden von lokalen Drain-Leitungen 20, 22 und 24 können sogenannte Minisektoren 100 gebildet werden, die nur Speicherzellentransistoren eines Spaltenabschnittes und nicht einer ganzen Spalte enthalten. Dies bietet Vorteile hinsichtlich der Leistungsaufnahme der Speicherschaltung 10 und hin- sichtlich der Schreib-, Lese- und Löschgeschwindigkeit.
Figur 2 zeigt eine Draufsicht auf den Speicherzellenbereich 12. Die Bedeutung von Bezugszeichen, die bereits oben an Hand der Figur 1 erläutert worden sind, wird an Hand der Figur 2 nicht noch einmal erläutert, da diese Bezugszeichen die gleichen Bestandteile des Speicherbereiches 12 bezeichnen. Eine Breite B0 der Isolationsgräben G0 bis G3 beträgt beispiels-
weise 100 nm. Ein Abstand A0 zwischen den Mittellinien einander benachbarter Isolationsgräben beträgt beispielsweise 250 nm. Der Abstand A0 wird auch als Bitline-Versatz (Pitch) bezeichnet, weil der Abstand A0 ebenfalls den Abstand zwi- sehen benachbarten Drain-Leitungen 20, 22, 24 bezeichnet. Im Ausführungsbeispiel liegen die Bitleitungen 20, 22 bzw. 24 oberhalb des Substrates 200.
In Figur 2 sind außerdem die Floating-Gates FG00 bis FG21 der Speicherzellentransistoren T01 bis T21 bezeichnet. Kontaktbereiche CA oberhalb von Kanalanschlussgebieten sind etwas kleiner als die darunter angeordneten Kanalanschlussgebiete, d.h. als die Source-Bereiche bzw. die Drain-Bereiche. Die Kanalanschlussgebiete werden durch eine selbstjustierende Implantation nach dem Aufbringen der Drain-Auswahlleitung DAL, der Wortleitungen WLO bis WLm sowie der Source- Auswahlleitung SAL erzeugt. Zum Drain-Auswahltransistor TDO gehört beispielsweise ein Kanalanschlussgebiet 150 und ein Kanalanschlussgebiet 152, der gleichzeitig den Source-Bereich des Drain-Auswahltransistors TDO und den Drain-Bereich des Speicherzellentransistors TOO bildet.
Oberhalb der Drain-Auswahlleitung DAL befindet sich eine Leitung 160, die von der Drain-Auswahlleitung DAL durch eine Isolierschicht getrennt ist. Im Bereich der Drain- Auswahlleitung DAL erstrecken sich Steuerbereiche 170, 172, 174, 176 usw. in die Isoliergräben G0, Gl, G2, G3 usw. Die Steuerbereiche 170 bilden die Seitenbereiche der Dreifach- Gate-Transistoren TDO, TD1 und TD2.
In Figur 2 sind außerdem die Lagen dreier Querschnitte eingezeichnet, nämlich:
- ein in Spaltenrichtung liegender Querschnitt A-A' durch den Steuerbereich 172, - ein in Zeilenrichtung liegender Querschnitt B-B1 durch die Drain-Anschlussleitung DAL zwischen den Isolationsgräben G0 und Gl, und
- ein in Zeilenrichtung liegender Querschnitt C bis C durch ein Kanalanschlussgebiet 154 des Drain- Auswahltransistors TD2 bzw. des Speicherzellentransistors TO.
Figur 3 zeigt die Querschnitte A-A', B-B' und C-C. Die Speicherschaltung 10 ist in einem leicht p-dotierten Substrat 200 auf Siliziumbasis angeordnet. Im Silizium-Substrat 200 wurden eine n-dotierte Schicht 202 und eine p-dotierte Schicht 204 erzeugt. Im Bereich des Querschnittes B-B' bilden die Schichten 202 und 204 die Wanne WO. Im Bereich des Querschnittes C- C bilden die Schichten 202 und 204 die Wanne W2. ie in Figur 3 gut zu erkennen ist, liegt unter der Leitung 160 aus dotiertem polykristallinen Silizium eine ONO-Schicht 210, die eine Schichtenfolge von unten, d.h. vom Substrat 200 aus, nach oben aus Siliziumdioxid, Siliziumnitrid und Oxi- nitrid enthält. Die Drain-Auswahlleitung DAL besteht aus polykristallinem Silizium, das in-situ oder nachträglich dotiert worden ist.
Die Gräben G0 bis G3 sind am Grabenboden und an den Grabenwänden mit einem Randoxid 212 gegen das Substrat 200 hin isoliert. Das Randoxid 212 hat eine im Vergleich zur Graben- breite kleine Breite. Beispielsweise beträgt die Breite des Randoxids nur 10 nm, d.h. sie ist kleiner als 1/5 der Grabenbreite. Die unteren Bereiche der Gräben G0 bis G3 sind mit polykristallinem Silizium 214 aufgefüllt, das dotiert oder undotiert sein kann. Im oberen Drittel der Gräben G0 bis G3 befindet sich im Bereich der Auswahltransistoren TDO bis TD2 ein parallel zum Grabenboden liegendes Zwischenwandoxid 216, das beispielsweise eine Dicke von 20 nm hat. Das Zwischenwandoxid 216 bedeckt reicht ohne Unterbrechung von einer isolierten Grabenwand bis zur gegenübliegenden isolierten Grabenwand. Bei anderen Ausführungsbeispielen ist die Dicke des Zwischenwandoxids kleiner als 50 nm. Das Zwischenwandoxid 216 befindet sich in einer Höhe über dem Grabenboden eines
Grabens GO bis G3, die etwa 2/3 der Grabentiefe eines Grabens GO bis G3 entspricht. Oberhalb des Zwischenwandoxids 216 befindet sich in den Gräben GO bis G3 entweder polykristallines Silizium 218 oder an anderen Stellen ein Isoliermaterial 220, z.B. Siliziumdioxid.
Wie im Querschnitt A-A' gut zu erkennen ist, ist die Drain- Anschlussleitung DAL schmaler als der mit polykristallinem Silizium 218 gefüllte Bereich im Graben Gl . So beträgt eine Breite Bl der Drain-Auswahlleitung DAL nur etwa die Hälfte der Breite B2 des polykristallinen Siliziums 218 unterhalb der Drain-Auswahlleitung DAL.
Wie in Figur 3, Querschnitt A-A', ebenfalls gut zu erkennen ist, gibt es Vorsprünge 222, 224 des Isoliermaterials 220, die über das polykristalline Silizium 218 ragen und bis an die Drain-Auswahlleitung DAL heranreichen. Wie in Figur 3, Querschnitt B-B', gezeigt, bildet die Drain-Auswahlleitung DAL und das polykristalline Silizium 218 einen Dreifach-Gate- Transistor mit einem U-förmigen Kanalbereich 230.
Wie in Figur 3, Querschnitt C-C, dargestellt, werden die Drain-Leitungen 20 bis 24 oberhalb des Substrates 200 angeordnet. Ein Kontakt 232 führt von der Drainleitung zum Kanal- anschlussgebiet 154. Zwischen dem Kontakt 232 und dem Kanalanschlussgebiet 154 liegt ein Silizidbereich 234. Dem Sili- zidbereich 234 ähnliche Silizidbereiche bilden Teile der Kontaktabschnitte 30 bis 74. Im Folgenden wird das Verfahren zum Herstellen der Speicherschaltung 10 an Hand der Figuren 4 bis 10 erläutert. Wie in Figur 4 dargestellt, werden zuerst die n-dotierte Schicht 202 und die p-dotierte -Schicht 204 implantiert, um eine großflächige Isolierschicht zu bilden. Die großflächige Isolier- schicht wird anschließend durch das Ätzen der Isoliergräben G0 bis G3 in eine Vielzahl streifenförmiger kleiner Isolierwannen unterteilt. Dabei wird zunächst auf das Substrat 200
eine Hilfsschicht 250 aufgebracht, die bspw. aus Siliziumnitrid besteht oder Ξiliziumnitrid enthält. Auf die Hilfsschicht 250 wird beispielsweise eine Bor-Phosphor-Silikat-Glasschicht 252 aufgebracht, die als Hartmaske beim Ätzen der tiefen Isoliergräben dient und kurz als BPSG-Schicht bezeichnet wird. Die Glasschicht 252 wird mit Hilfe einer nicht dargestellten Fotolackmaske strukturiert. Anschließend wird die Hilfsschicht 250 mit Hilfe der als Hartmaske dienenden Glasschicht 252 strukturiert. Die Glasschicht 252 wird danach entfernt. Nun wird die Hilfsschicht 250 als Hartmaske für das Einbringen der Isolationsgräben G0 bis G3 genutzt, bspw. mit Hilfe eines reaktiven lonenätzprozesses. Alternativ kann auch nur die Hilfsschicht 250 und keine Glasschicht 252 verwendet werden .
In den Isolationsgräben G0 bis G3 wird dann das Randoxid 212 erzeugt, bspw. mit Hilfe einer thermischen Oxidation. Das Randoxid hat die Funktion eines Liner-Oxides . Nach dem Erzeugen des Randoxides 212 werden, wie in Figur 5 gezeigt, die Isoliergräben G0 bis G3 mit dem polykristallinen Silizium 214 gefüllt, das in-situ dotiert wird. Das polykristalline Silizium 214 wird zurückgeatzt, so dass nur noch etwa 2/3 jedes Isolationsgrabens G0 bis G3 gefüllt sind. Danach wird das Zwischenwandoxid 216 erzeugt, bspw. ebenfalls durch eine thermische Oxidation. Nach dem Erzeugen des Zwischenwandoxides 216 werden die oberen Bereiche der Isolationsgräben G0 bis G3 mit dem polykristallinem Silizium 218 gefüllt, das in-situ dotiert wird. Das polykristalline Sili- zium 218 wird zurückgeätzt. Danach wird die Hilfsschicht 250 entfernt und der in Figur 5 dargestellte Verfahrensstand ist erreicht. Beim Rückätzen des polykristallinen Siliziums 218 wird dieses auch innerhalb der Isolationsgräben G0 bis G3 in einem oberen Bereich entfernt, beispielsweise bis in eine Tiefe von 50 nm ausgehend vom Grabenrand der Isolationsgräben G0 bis G3.
Wie in Figur 6 dargestellt, werden anschließend in dem Speicherschaltkreis 10 flache Isolationsgräben mit Hilfe einer Fotomaske und gegebenenfalls auch mit Hilfe einer Hartmaske erzeugt. Dazu wird eine weitere Hilfsschicht 260, beispiels- weise aus Siliziumnitrid, sowie ggf. eine Glasschicht 262 aufgebracht. Die Glasschicht 262 und die Hilfsschicht 260 werden mit Hilfe einer nicht dargestellten Fotomaske strukturiert. Anschließend werden die flachen Gräben geätzt, wobei gleichzeitig ohne zusätzlich erforderliche Verfahrensschritte das polykristalline Silizium 218 in den tiefen Isolationsgräben G0 bis G3 strukturiert wird. Das polykristalline Silizium 218 wird an den Stellen nicht entfernt, an denen die Steuerbereiche der Drain-Auswahltransistoren TDO bis TDm zur Auswahl eines Minisektors 100 erzeugt werden sollen, siehe Figur 6, Querschnitt B-B', sowie den mittleren Bereich im Querschnitt A-A' .
Dagegen wird das polykristalline Silizium 218 im Bereich der Speicherzellentransistoren etwa bis zur Höhe des Zwischen- wandoxids 216 entfernt, siehe Figur 6, Querschnitt C-C . Das polykristalline Silizium 218 wird außerdem seitlich des Steuerbereiches 172 entfernt, siehe Randbereiche im Querschnitt A-A' . Demzufolge legt die Maske zum Festlegen der flachen Gräben auch die Lage der seitlichen Steuerbereiche der Aus- ahltransistoren fest.
Danach wird beispielsweise mit Hilfe einer thermischen Oxidation ein sogenanntes Liner-Oxid 270 in den flachen Gräben sowie in den freigelegten oberen Bereichen der Isolationsgrä- ben G0 bis G3 erzeugt.
Wie in Figur 7 dargestellt, wird anschließend die Hilfsschicht 260 mit Hilfe eines isotropen Ätzprozesses zurückgeätzt, wobei die Restbereiche der Hilfsschicht 260 jedoch nicht vollständig entfernt werden.
Anschließend wird das Isolationsmaterial 220 aufgebracht, um die flachen Isolationsgräben sowie die soeben freigelegten oberen Bereiche der tiefen Isolationsgräben Gl bis G3 zu füllen. Dabei werden die Vorsprünge 222 und 224 bzw. Vor- 5 Sprünge 272 und 274 an Seitenflächen gebildet, an denen die Hilfsschicht 260 isotrop zurückgeätzt worden ist. Beispielsweise wird Siliziumdioxid mit einem HDP-Verfahren (High Den- sity Plasma) abgeschieden. Danach wird das Isoliermaterial 220 planarisiert, beispielsweise mit Hilfe eines CMP-
10 Verfahrens (chemisches mechanisches Polieren) . Gegebenenfalls werden auf der Hilfsschicht 260 verbleibende Reste des Isoliermaterials 220 mit einem zusätzlichen Verfahrensschritt entfernt, beispielsweise nass-chemisch durch Eintauchen in Flusssäure HF.
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Wie in Figur 8 gezeigt, wird anschließend ein substratferner Teil der Hilfsschicht 260 entfernt, beispielsweise mit Hilfe eines anisotropen Ätzverfahrens, insbesondere eines reaktiven Ionenätzens (RIE - Reactive Ion Etching) . Die Hilfsschicht
20 260 verbleibt nur an solchen Stellen, an denen sie unterhalb der Substratoberfläche des Substrats 200 angeordnet war, d.h. oberhalb des polykristallinen Siliziums 218. An dünneren Stellen wird die Hilfsschicht 260 dagegen entfernt, nämlich oberhalb der Isolierwannen WO bis W2, siehe insbesondere
25 Figur 8, Querschnitt B-B1 und Querschnitt C-C.
Anschließend werden beispielsweise nass-chemisch Oxidschichten oberhalb der Wannen WO bis W2 entfernt, siehe Figur 8, freiliegender Substratbereich 280, sowie Figur 8, Querschnitt 30 C-C, freiliegender Substratbereich 282 zwischen den gedünnten Vorsprüngen 272 und 274.
Wie in Figur 9 dargestellt, wird danach der erste Teil eines Hochvolt-Oxids beispielsweise durch thermische Oxidation 35 erzeugt. Der erste Teil der Hochvolt-Oxidschicht 290 wird auf den Speicherzellentransistoren TOI bis Tm, n wieder entfernt, wobei der erste Teil der Hochvolt-Oxidschicht 290 im Bereich
der Drain-Auswahltransistoren TDO bis TDm und im Bereich der Source-Auswahltransistoren TSO bis TSm verbleibt.
In einem nächsten Verfahrensschritt wird mit Hilfe beispiels- weise einer thermischen Oxidation das Tunneloxid im Bereich der Speicherzellentransistoren TOI bis T24 erzeugt. Dabei wird die Dicke der Hochvolt-Oxidschicht 290 im Bereich der Auswahltransistoren weiter erhöht, so dass dort höhere Spannungen, von beispielsweise größer 5 Volt geschaltet werden können.
Danach werden die verbliebenen Reste der Hilfsschicht 260 entfernt, wobei eine Aussparung 300 zwischen den Vorsprüngen 222 und 224 entsteht. Außerdem wird das polykristalline Sili- zium 218 in den Isolationsgräben GO und Gl freigelegt, siehe Figur 9, Querschnitt A-A' und Querschnitt B-B'.
Wie in Figur 10 dargestellt, wird anschließend polykristallines Silizium 310 ganzflächig abgeschieden und beispielsweise in-situ dotiert. Danach wird, wie oben bereits an Hand der Figur 3 gezeigt, die ONO-Schicht 210 abgeschieden. Anschließend wird eine weitere polykristalline Schicht abgeschieden und beispielsweise in-situ dotiert. Die weitere polykristalline Schicht enthält unter anderem das Material für die Lei- tung 160.
Danach werden mit Hilfe eines fotolithografischen Schrittes die weitere polykristalline Schicht, die ONO-Schicht 210 und das polykristalline Silizium 310 strukturiert, wobei unter anderem die Drain-Ansσhlussleitung DAL erzeugt wird. Außerdem werden die Gate-Stapel im Bereich der Speicherzellentransistoren T01 bis T24 erzeugt.
Danach werden die Kontaktabschnitte 30 bis 74 erzeugt, wobei die Silizidbereiche 234 erzeugt werden. Später werden Metallisierungen in der Speicherschaltung 10 erzeugt und die Speicherschaltung 10 wird passiviert.
Zusammenfassend gilt, dass sich die erläuterten Verfahren insbesondere dann mit einer erheblichen Erhöhung des Integrationsgrades einsetzen lassen, wenn sogenannte buried straps (BS), d.h. silizierte Kontakte von den Source-Gebieten zu isolierten p-Wannen-Streifen in Kombination mit sogenannten buried bitlines (BBL) eingesetzt werden, insbesondere beim Verwenden der an Hand der Figuren erläuterten SNOR- Architektur. In diesen Fällen wird eine weitere Erhöhung des Integrationsgrades nämlich durch die Breite des Auswahltransistors für jeden Minisektor begrenzt. Die Erfindung löst die damit verbundenen Probleme dadurch, dass die Auswahltransistoren unter Nutzung der oberen Bereiche von Isoliergräben als Triple-Gate-Transistoren dreidimensional ausgeführt werden. Auf diese Art und Weise kann die effektive Kanalbreite beibehalten oder sogar erheblich vergrößert werden, ohne dass zusätzliche Chipfläche benötigt wird. Außerdem haben die Auswahltransistoren bessere elektronische Eigenschaften, insbesondere einen steileren Unterschwellspannungsanstieg und einen geringeren Ruhestrom verglichen mit den bisher eingesetzten planaren Transistoren und auch verglichen mit sogenannten Dual-Gate-Transistoren.
An Stelle der erwähnten Flash-Speicher lassen sich auch ande- re Speichertypen mit Hilfe der Erfindung verbessern, beispielsweise andere nicht-flüchtig ladungsspeichernde Speicherschaltkreise.