DE4200620A1

DE4200620A1 - Floating-gate-eeprom-zelle mit sandwichkoppelkapaziztaet

Info

Publication number: DE4200620A1
Application number: DE19924200620
Authority: DE
Inventors: Karl Dipl Ing Jauck
Original assignee: Eurosil Electronic GmbH
Current assignee: Conti Temic Microelectronic GmbH
Priority date: 1992-01-13
Filing date: 1992-01-13
Publication date: 1993-07-15
Anticipated expiration: 2012-01-14
Also published as: DE4200620C2

Description

Die vorliegende Erfindung betrifft eine Floating-Gate- EEPROM-Speicherzelle mit zwei Polysiliziumebenen, die durch einen Fowler-Nordheim Tunnelstrom programmiert werden kann.

Bekannte Doppelpoly-EEPROM-Zellen bestehen aus einem Speichertransistor und einem Auswahltransistor. In einem Siliziumsubstrat sind die aktiven Bereiche sowie die Source- und Draingebiete ausgebildet. Eine erste Polysiliziumebene bildet beim Auswahltransistor die Gateelektrode und beim Speichertransistor die Floating- Gate-Elektrode Im Bereich des Tunnelfensters ist die Dielektrikumsschicht zwischen der Substratoberfläche und der ersten Polysiliziumebene z. B. über der Drain zone besonders dünn ausgebildet, um einen ausreichenden Tunnelstrom zur Programmierung des Speichertransistors zu gewährleisten. Eine zweite Polysiliziumebene, die auf einer dazwischenliegenden Isolationsschicht über der ersten Polysiliziumebene liegt, bildet das Control- Gate des Speichertransistors.

Ein derartiger Floating-Gate-Transistor wird durch ne gative Ladungen beschrieben, die aufgrund eines Tunnel stroms von der Drainzone auf die Floating-Gate-Elek trode gelangen. Der Tunnelstrom durch die isolierenden Dielektrikumsschicht des Tunnelfensters fließt aufgrund einer hohen Feldstärke zwischen Floating-Gate-Elektrode und der Drainzone, wenn z. B. ein Spannungsimpuls an das Control-Gate angelegt wird und gleichzeitig Source, Drain und Substrat auf Massepotential gehalten werden. Die auf der Floating-Gate-Elektrode gespeicherte nega tive Ladung verschiebt die Einsatzspannung des Spei chertransistors in die positive Richtung. In einer sich anschließenden Leseoperation schaltet der Speichertran sistor nicht durch. Gelöscht wird der Speichertransi stor z. B. durch einen Spannungsimpuls an der Drain elektrode während gleichzeitig die Sourceelektrode offen bleibt und das Substrat und das Control-Gate auf Massepotential gehalten werden. Durch den Tunnelstrom wird die Ladung der Floating-Gate-Elektrode abgeleitet. In einer sich anschließenden Leseoperation schaltet der Speichertransistor durch.

Die Programmiercharakteristik des Speichertransistors wird neben der Größe des Tunnelfensters und der Dicke des Tunneldielektrikums im Tunnelfenster hauptsächlich geprägt von der Koppelkapazität zwischen der Control- Gate-Elektrode und der Floating-Gate-Elektrode. Diese Koppelkapazität ergibt sich aus der Fläche, die sich die Floating-Gate-Elektrode und die Control-Gate-Elek trode überlappen und aus der Dicke und der Dielektrizi tätskonstanten der dazwischenliegenden Isolations schicht. Um die Programmier- und Löschzeiten zu verkür zen, ist man bestrebt, die Koppelkapazität so groß wie möglich zu machen. Die Dicke der Isolationsschicht zwi schen den beiden Polysiliziumebenen wird nach unten be grenzt durch die Qualität dieser Schicht. Die Isolationsschicht auf der Polysiliziumebene muß wegen der schlechteren Isolationseigenschaften dicker gewählt werden als vergleichbare Isolationsschichten auf ein kristallinem Silizium. Das Vergrößern der Fläche, die sich die Floating-Gate und die Control-Gate-Elektrode überlappen, hat eine entsprechend größere Speicherzelle zur Folge und wirkt der allgemeinen Bestrebung zu höhe ren Integrationsdichten entgegen.

Aufgabe der Erfindung ist es daher, bei einer Floating- Gate-EEPROM-Speicherzelle einer vorgegebenen Größe die Koppelkapazität zwischen der Control-Gate-Elektrode und der Floating-Gate-Elektrode zu vergrößern.

Diese Aufgabe wird gelöst durch eine Floating-Gate- EEPROM-Speicherzelle mit den kennzeichnenden Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen der Er findung ergeben sich aus den Unteransprüchen.

Im folgenden sei die Erfindung anhand eines Ausfüh rungsbeispieles erläutert.

Es zeigen:

Fig. 1 Aufsicht auf eine erfindungsgemäße EEPROM- Zelle;

Fig. 2 Schnitt durch die erfindungsgemäße EEPROM- Zelle nach Figur entlang der Schnittlinie 2/2.

Die Fig. 1 zeigt eine EEPROM-Zelle in der Aufsicht. Zur Vereinfachung sind Anschlußleitungen sowie der Aus wahltransistor weggelassen. Die Zelle enthält den ei gentlichen Speichertransistor 1 bestehend aus Drain- 2, Source- 3 und Kanalgebiet 4 mit der darüberliegenden Floating-Gate- 5 und Control-Gate-Elektrode 6 und ein Gebiet außerhalb des Transistors in dem sich zur Erhö hung der Koppelkapazität die beiden Elektroden er strecken. Die Floating-Gate-Elektrode ist in einer ersten Polysiliziumebene, die Control-Gate-Elektrode in einer zweiten Polysiliziumebene ausgebildet. Zwischen der Oberfläche des Substrats 7 und der ersten Polysili ziumebene befindet sich eine erste dielektrische Schicht 8 zur Isolation. Die erste dielektrische Schicht 8 ist zwischen dem Draingebiet 3 und der Floa ting-Gate-Elektrode 5 im Bereich des Tunnelfensters 9 besonders dünn ausgebildet, um die Wahrscheinlichkeit für das Tunneln der Elektronen zu erhöhen. Die Fig. 2 zeigt einen Querschnitt durch die EEPROM-Zelle aus Fig. 1 entlang der Schnittlinie 2/2. Zwischen der er sten und der zweiten Polysiliziumebene befindet sich eine weitere Isolationsschicht 10, deren Dicke die Kop pelkapazität zwischen der Floating-Gate-Elektrode und der Control-Gate-Elektrode beeinflußt. Die Floating- Gate-Elektrode ist somit vollständig von einer Isola tionsschicht umgeben. Über der Control-Gate-Elektrode befindet sich eine weitere Schicht 11 zur Passivierung, die z. B. aus einem Abscheideoxyd, besteht.

Da die Flächenüberdeckung der Floating-Gate- und der Control-Gate-Elektrode im Bereich des Speichertransi stors 1 nicht ausreicht um eine genügend große Koppel kapazität zwischen den beiden Elektroden zu erzielen, ist es notwendig, die beiden aufeinanderliegenden Elek troden über einen an den Speichertransistor 1 angren zenden Bereich der Halbleiteroberfläche auszudehnen. Um diese Koppelkapazität noch weiter zu vergrößern, ist es nach der Erfindung vorgesehen, eine Oberflächenzone 12 des Halbleitersubstrats in diesem Bereich zu dotieren und somit eine Leitfähigkeit dieser Zone zu erzielen. Die Oberflächenzone 12 des Halbleitersubstrats ist, wie aus der Fig. 2 ersichtlich ist, durch eine zweite di elektrische Schicht 13 von der Floating-Gate-Elektrode 5 isoliert und mit der Control-Gate-Elektrode 6 elek trisch verbunden. Dadurch entsteht eine Art Sandwichkoppelkapazität, die die wirksame Fläche zum Einkoppeln der Spannungen um die Fläche der Überdeckung der Floating-Gate-Elektrode 5 mit der leitfähigen Ober flächenzone 12 vergrößert. In einer vorteilhaften Wei terbildung der Erfindung weist die zweite dielektrische Schicht 13 zwischen der Oberflächenzone 12 und der Floating-Gate-Elektrode 5 eine Dicke auf, die der Dicke des Tunneldielektrikums im Tunnelfenster des Floating- Gate-Speichertransistors 1 entspricht. Da die Dicke der zweiten dielektrischen Schicht 13 im allgemeinen dünner gewählt werden kann als die Dicke der Isolationsschicht 10 zwischen den beiden Polysiliziumebenen und diese Dicke maßgebend die Koppelkapazität beeinflußt, kann durch diese Maßnahme eine weitere Verbesserung der Koppelkapazität erzielt werden. Die zweite dielektri sche Schicht 13 wird in diesem Fall zusammen mit dem Tunneldielektrikum 9 im selben Prozeßschritt erzeugt.

Die elektrische Verbindung zwischen der dotierten Ober flächenzone 12 und der Control-Gate-Elektrode 6 erfolgt im Ausführungsbeispiel nach der Fig. 1 anhand einer Metallbrücke 14, die zum einen ein Kontaktgebiet 15 der Oberflächenzone 12 und zum anderen die Control-Gate- Elektrode 6 in der zweiten Polysiliziumebene kon taktiert. In einer weiteren vorteilhaften Ausgestaltung der Erfindung ist ein direkter Kontakt zwischen der Control-Gate-Elektrode 6 und der Oberflächenzone 12 des Halbleitersubstrats 7 vorgesehen. Dadurch kann die Flä che für die Metallbrücke 14 eingespart werden.

Die Oberflächenzone 12 weist denselben Leitungstyp wie Drain- und Sourcezone des Speichertransistors auf und ist durch ein Feldoxyd 16 von der Drain- und der Sourcezone 2, 3 des Speichertransistors 1 separiert. Die komplette Speicherzelle ist von Feldoxyd 16 umgeben und somit von weiteren Speicherzellen separiert.

Durch die oben beschriebenen Maßnahmen kann die Koppel kapazität herkömmlicher Doppelpoly-EEPROM-Zellen ver größert werden ohne zusätzliche Prozeßschritte in das Herstellverfahren einzuführen. Die verbesserte Koppel kapazität kann dazu ausgenutzt werden, eine Zelle zu verkleinern, ohne die Koppelfaktoren zu verschlechtern, oder bei gleicher Fläche bessere Koppelfaktoren zu er zielen und damit die Programmierspannung bzw. die Pro grammierzeit herabzusetzen oder das Programmierfenster zu vergrößern.

Claims

1. Floating-Gate EEPROM-Speicherzelle mit einem in einem ersten Bereich eines Halbleiter-Substrats (7) an geordneten Floating-Gate-Transistor (1), mit einer Floating-Gate-Elektrode (5), die von einer ersten Poly siliziumebene gebildet wird, mit einer Control-Gate- Elektrode (6), die von einer zweiten Polysiliziumebene gebildet wird und die auf einer dazwischenliegenden Isolationsschicht (10) über der Floating-Gate-Elektrode (5) liegt und diese bedeckt, wobei die Floating-Gate (5) und die Control-Gate-Elektrode (6) zur Vergrößerung der durch die beiden Elektroden gebildeten Kop pelkapazität einen an den Floating-Gate-Transistor (1) angrenzenden zweiten Bereich der Halbleiter-Substrat- Oberfläche bedecken, dadurch gekennzeichnet, daß in dem von der Floating-Gate-Elektrode (5) bedeckten zweiten Bereich des Halbleiter-Substrats (7) eine leitfähige Oberflächenzone (12) vom Leitungstyp der Source- und der Drainzone (3, 2) des Floating-Gate-Transistors (1) vorgesehen ist, die durch eine dielektrische Schicht (13) von der darüberliegenden Floating-Gate-Elektrode (5) isoliert ist, und daß die leitfähige Oberflächen zone (12) mit der Control-Gate-Elektrode (6) elektrisch verbunden ist.

2. Floating-Gate-EEPROM-Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die dielektrische Schicht 13 zwischen der Floating-Gate-Elektrode (5) und der leitfähigen Oberflächenzone (12) zum größten Teil die Dicke des Tunneldielektrikums im Tunnelfenster (9) des Floating-Gate-Transistors (1) aufweist.

3. Floating-Gate-EEPROM-Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die elektrische Verbindung zwischen der Control-Gate-Elektrode (6) und der leitfähigen Oberflächenzone (12) durch eine Metall brücke (14) mit zwei Kontakten hergestellt wird, wobei der erste Kontakt die Metallbrücke (14) mit der leitfä higen Oberflächenzone (12) und der zweite Kontakt die Metallbrücke (14) mit der zweiten Polysiliziumebene verbindet.

4. Floating-Gate-EEPROM-Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die elektrische Verbindung zwischen der Control-Gate-Elektrode (6) und der leitfähigen Oberflächenzone (12) durch einen direk ten Kontakt zwischen der zweiten Polysiliziumebene und der leitfähigen Oberflächenzone (12) hergestellt wird.