JPS5829199A - 持久型記憶装置のプログラム方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、フローティング・ゲート蓄積装置を含む持
久型記憶装置のプログラム方法に関するものである。

フローティング・ゲートなだれ注入型メモリ装置は周知
であり、数年前から使用されている。これについては米
国特許第３．６６０１１１１１９号および第３、７２８
．６９５号中でも紹介されている。フロ、−ティン・ゲ
ート蓄積装置は通常、一方の導電形式の基体中に、その
表面部分に形成された他方の導電形式のソースおよびド
レン領域を有している。ソース領域とドレン領域との間
は装置のチャンネル領域を構成しており、その上には先
づ第１の薄い絶縁（酸化物）層を形成することによって
ゲート構造が作られる。絶縁層上には導電層（フローテ
ィング・ゲート）が配置され、その導電層上にそれを完
全に囲んで第２の絶縁層が形成されておシ、この導′Ｆ
ｉ、層を装置の残９０部分から絶縁している。

次いで第２の導電層（制御ゲート）上記第２の絶縁層上
に形成される。

このような装置は、ソース領域とドレン領域との間に所
定の電流レベルにある電位を印加することによってその
フローティング・ゲートに電荷を蓄積するようにプログ
ラム（すなわち書込み）することができる。周知のＰチ
ャンネル・フローティング・ゲート装置をプログラムす
るには、一般には［流レベルが５ミリアンペアで３５ボ
ルトの振幅を持った信号を必要とする。集積回路技術で
は、この信号は高電力レベルであると考えられる。この
ような高電力レベルでは、その信号の発生、復号化が困
難であるばかりそなく、大きな電力を消費して連続プロ
グラムが不可能となり、使用者に複雑なパルス・ループ
・プログラマを開発させる必要が生じる。この発明は、
周知の装置よりもよシ低電圧且つ低電流レベルで充分に
書込むことの出来る新規なフローティング・ゲート蓄積
装置をプログラムすることを目的とするものである。

この発明の方法で使用される持久型記憶装置用のフロー
ティング・ゲート蓄積装置では、そのドレン領域がチャ
ンネル領域によって囲まれており、このチャンネル領域
は更にソース領域によって囲まれている。こ＼でチャン
ネルおよびソース領域は各々枠型の閉形状（例えば、そ
れ自身を正方形または長方形のドーナツ状に囲む形態）
になっている。上記フローティング・ゲート蓄積装置は
また上記チャンネルから絶縁され且つこのチャンネル上
に形成された第１の導電性フローティング・ゲート部材
と、該第１の導電性フローティング・ゲート部材から絶
縁され且つその少なくとも一部分上に形成された第２の
導電性制御ゲート部材とを具備している。さらに、上記
のフローティング・ゲート蓄積装置は、フローティング
・ゲートとソースとの間の容量がフローティング・ゲー
トとドレンとの間の容量よシも大となるように構成され
ておシ、上記チャンネル領域、は上記ドレン領域をとシ
囲み且つそれ自身閉じた形状となっており、上記ソース
領域は上記チャンネル領域をとり囲み且つそれ自身閉じ
た形状とされておシ、また上記第１の７０−テインゲ・
ゲート部材は上記チャンネル領域全長にわたってその上
に形成されておシ且つそれ自身閉じだ形状になっている
。この発明の方法で使用されるフロ、−ティンーグ・ゲ
ート蓄積装置のソース、チーヤンネルおよびドレン領域
は絶縁基板上の半導体本体内に形成されていることが望
ましい。

以下、この発明を図示の実施例に従って説明する。第１
図はこの発明の方法によりプログラムされるメモリ・セ
／ｌ／１０のアレーを含む集積回路の一部を示す。第４
図に示すように各セルは蓄積装置すなわちメモリとして
働くフローティング・ゲート°トランジスタＰｓとワー
ド線スイッチング・ト’５７ｓ）スタＰｗとを含んでい
る。Ｐｗは選択さし７’ｃＰｓをｖＤＤから隔離したシ
、あるいはＰｓをｖＤＤに密結合するために使用される
もので、適当な単方向導電素子（例えばダイオード）や
他のスイッチング素子と置き換えることもできる。各セ
ルは同一であるので、１個のセルの構成についてのみ詳
述する。サラに、この発明はシリコン・オン・サファイ
ア（ＳＯＳ　）技術を使用して説明されているが、バル
ク形のシリコンあるいは他の適当な技術を使用したもの
にも実施することができる。

セ／Ｌ’ｌＯは第１．２．３図に示すように形成される
ものでよい。第１１図を参照すると、これには表面の周
辺部においてゲート構造２５ａによって囲まれた蓄積装
置Ｐ３のドレン領域２２が示されている。

ゲート構造２５ａはさらにソース領域２６によって囲ま
れている。枠型のゲート構造２５ａは、第２図および第
３図の領域２２と２６との間に形成されたチャンネル領
域２４から絶縁され且つその上に形成され、閉じた形を
有している。すなわち、ゲート構造は中心部が開放した
閉じたパターンの形状となっている。図には長方形の構
造が示されているが、地勢図のように適当な閉じた形の
ものを使うことができる。長方形は比較的高収容密度の
集積回路構造に適用するのに適している。ソース領域２
６をその表面の周辺部でとシ囲んでいるのはフィールド
の遮へい、すなわちシールドとして働く多結晶シリコン
（ポリまたはポリシリコン）枠型構体２８である。ある
列の隣接セルの構体２８は互いに共通して、列の長手方
向に伸びるワード線として示された導体を形成している
。構体２８は列中の隣接セル間のフィールド遮へいとし
て働き、また行方向の２ｗトランジスタのゲート電極と
して働く。２ｗトランジスタのソースおよびドレン領域
は各々電位（＋ｖＤＤボルト）が印加される領域４２と
領域２６とを形成している。

第２図を参照する。上表面１４を有するサファイア基板
１２上にセル１０が形成されている。ＳＯ３技術で知ら
れているように、エピタキシャル成長されたシリコンの
層１６は基板１２上に被着されている。

エピタキシャル層１６は最初一方の導電形式（この例で
はＮ型）で、表面１８を有している。エピタキシャル層
１６中に拡散されたＰ＋領域はフローティング・ゲート
・トランジスタＰＳのソース領域とドレン領域、および
ワード線トランジスタＰｗを形成−ｒる。Ｐ＋導電性領
域２２はトラ、ンジスタＰｓのドレン領域である。トラ
ンジスタＰＳのチャンネル領域を表わすＮ導電型の領域
２４は領域２２を包囲している。

領域２４はフローティング・ゲート電極２５ａから絶縁
され且つその下に設けられている。領域２４と接触する
Ｐ＋導電形式の領域２６はトランジスタＰｓのソース領
域としておよびトランジスタＦＷのドレン領域として動
作する。領域２６はチャンネル領域２４を包囲している
。Ｎ導電形式の領域２７は領域２６と接触し、列（２−
２方向）に沿う隣接装置間の保護帯域（すなわち分離手
段）として働く。さらに領域２７は行（３−３方向）に
沿うトランジスタＰｗのチャンネル、領域として働く。

Ｐｓおよびセ／ｌ／１０に関する限りフィールド遮へい
導電層２８は領域２７上にこれから絶縁された状態で配
置されており、領域２７と同様に枠型構造をなしている
。１つの列の領域２７と隣接する列の同様な領域２７′
との間には列の長手方向に走る拡散領域４２が設けられ
ている。２つの隣接する列に沿って形成されたトランジ
スタＰｗのソースとして働く領域４２には＋ｖＤＤボル
トの電位が与え−られる。

層１６中にはソースおよびドレン領域が形成され、その
上には厚さが約１０００人の熱成長された２酸化シリコ
ン層ｃ以下ゲート酸化物層と称す、）が形成されている
（第２図、第３図）。酸化物層３６上にはポリシリコン
の層が被着または成長によって形成され、次いでマスク
され、エッチングサレ、トランジスタＰｓのフローティ
ング・ゲート電極となる部分２５ａとワード線の列導体
となる部分２８とが形成される。ポリシリコン領域２５
ａと２８は高濃度にドープされ、導電性とされている。

ポリシリコン層の厚さは約５０００人の程度である。第
３図から０１ 明らかなように、ワード線２８はソースおよびドレン領
域４２．２６およびチャンネル領域２７を有するＰチャ
ンネル装置Ｐｗのゲート電極として働く。フローティン
グ・ゲートの同心的構造およびスイッチング・トランジ
スタの構造は第２図および第３図からも明らかである。

フローティング・ゲート２５ａおよびゲート２８を形成
した後、先づ絶縁フィールド酸化物の第２の層３７が上
記ゲー）　２５ａおよび２８の上に約１０００人の厚さ
に熱成長される。従って、ゲー）　２５ａおよび２８は
熱成長された酸化物によって完全に囲まれ覆われる。こ
の最初の熱成長層は比較的高品質であるので、フローテ
ィング・ゲート２５ａからの電荷の消散率は比較的低い
。その後上記熱成長層よりも相対的に低品質の酸化物を
使用してフィール、ド　−酸化物の厚さを更に約３００
０人だけ増加させる。２種の異った形式の酸化物によっ
て作られたフィールド酸化物を備えることの重要性につ
いては以下に述べる。

次にドレン領域２２との接触手段を作るためにフ（１０
） イールド酸化物層３７に接触用開孔５４をエツチングに
よって形成する。そしてその開孔に適当な金属接点を成
長または被着′させる。金属ビット線（ＢＬ工、ＢＬ２
）および少なくとも１本の金属飽和制御線（第２図の６
５）を例えば金属層（例えばアルミニウム）の被着、マ
スク、エツチングによって形成することにより、装置は
完成する。行の方向に伸びる各ビット線ＢＬよ、ＢＬ２
は、その行中にあルスべてのトランジスタＰｓのドレン
（２２，２２’　）に接触用開孔５４を経て接触してい
る。飽和制御ゲート６５はアレー８のすべての装置に共
通であるが、しかし１行あるいは隣接する２行にそれぞ
れ共通する個別の制御ゲート条帯を形成することもでき
る。

選択的に情報を書込むためにまた選択されたワードの蓄
積装置の内容を読取るためにこれらの各線の電位を切換
えるために、各種のワード線（２８，２８′）およびビ
ット線（ＢＬ工、ＢＬ２等）に対する回路接続がなされ
る。従って、ビットおよびワード線（導体）は復号化（
解読）される。

（１１） フィールド酸化物の上表面に形成された金属ゲート飽和
制御ゲート６５はフローティング・ゲートと重なり合っ
ており、プートストラップ・キャパシタとして動作する
ことができる。飽和制御ゲー）（ＳＡＴ制御ゲート）６
５は厚い酸化物（一般には４０００人）によって回路の
残りの部分から絶縁されているので、フローティング・
ゲート装置に損傷（すなわち酸化物や他の成分の破損）
を与えることなく、これに非常に高い電圧を印加するこ
とができる。メモリ・アレーの動作中は、飽和制御ゲー
ト６５は受動的電極として動作し、これには大きな振幅
（例えばＯから２００ボルト）の電圧が印加される。通
常飽和制御ゲートに供給される電位ＶＧｓは動、作の全
期間（例えば書込み、消却、読取９期間）中、一定に維
持される。その電圧は解読され、ビットおよびワード線
のように切換えられる。しかしながら、これは高電圧で
動作することのできる多くの回路網を必要とする。

この発明によれば、比較的低電圧（例えば１０ポ、ルト
）でしかも極めて小さい電流（例えば１マイ（１２） クロアンペア）で記憶装置をプログラムすることができ
る。この発明の方法で記憶装置をプロゲラ云すルノニ必
要な電力（ｌＸｌ０　’Ａ×１ｏｖ−４ｏｘｘｏ　’ワ
ット）は現在入手可能なフローティング・ゲート装置を
プログラムするのに必要とする電力（例えば５０００Ｘ
ＩＯ−６ＡＸ３５Ｖ＝１７５，０ＯＯＸＩＯ−６”７　
’／　）　）に比して何桁も小さい。消費電力を著しく
小さくするということに加えて、低電圧（例えば３５Ｖ
に対して１０Ｖ）で書込むことができるということによ
り、装置を降服の危険を伴なうことな″くさらに小さく
高密度に作ることができる。またかなシ小さな電流を流
通させることによって電源の設計に余裕を持たせること
ができ、さらに電流伝送線や装置に沿う電圧降下やスパ
イクを減少させることができる。

さらにこの発明によれば、記憶装置を通常のソース・ド
レン降服電圧（例えば１マイクロアンペアで３３ボルト
）よシも充分に低い電圧でプログラムすることができ、
また比較的低い飽和制御電圧で消去することができる。

（１３） この発明による方法の効果は上記のような記憶装置を使
用することによって得られたものであるが、この記憶装
置自体はまた次のような特徴をもっている。

（ａ）フローティング・ゲート装置に枠型構造を採用し
ている点、 （１））フローティング・ゲート装置のソースとドレン
が幾何学的に対称に構成されている点、（Ｃ）飽和制御
ゲートに高い電位を供給することができる点、 （（１’）絶縁基板（例えばサファイア）上に形成され
たエピタキシャル成長フィルム１６の構造と特性、 （ｅ）フィールド酸化層を形成するために異った酸化物
が設けられている点、 フローティング・ゲート装置Ｐｓをプログラムするため
には、フローティング・ゲート２５ａに電荷を与えなけ
ればならない。これはトランジスタＰｓのソース・ドレ
ン電路、と直列にあるソース・ドレン電路を持ったトラ
ンジスタＰｗを導通状態とする（１４） ことによって実行される。第４図を参照すると、ＶＤＤ
（と−ではＶＤＤは一例として１５ボルトとする）に関
して負である電位をワード線２８に供給するとＰｗは導
通し、■ＤＤポ／Ｌ／）はＰｗの導通路を経てＰＳのソ
ースである領域２６に供給される。従って、トランジス
タＰｓをプログラムするには、ワード線に適当なパルス
を供給することによって先づ上記Ｐｓに関連するＰｗを
導通状態とし、ｖＤＤボルトをＰｓのソースとして働く
領域２６に供給する。ビット線（例えばＢＬ工）に接続
されたトランジスタＰｓのドレン（領域２２）は共通電
位（例えばアース電位）に維持さ・れている。次いで正
電位、例えば５ｏポルトが飽和制御ゲート６５に供給さ
れる。所望の情報をＰｓに書込むためには、その制御ゲ
ート６５に供給される５０ポルト、そのソースに供給さ
れる１５ボルトト、そのドレンに与えられるアース電位
を例えば１０マイクロ秒の期間持続させなければならな
い。このような条件が満たされると、Ｐｓのソース領域
とドレン領域との間の導電チャンネルの表面の近くに２
０形成された反転層の下に大きな空乏領域すなわち（１
５） 層が存在するようになる。空乏領域からの熱い電子（ホ
ット・エレクトロン）はゲート酸化物層３６に侵入し、
フローティング・ゲート２５＆上で捕獲される。この熱
い電子は、シリコン基板と２酸化５シリコンのゲート層
３６との境界面に関連するエネルギ・ギャップを飛び越
えるのに充分なエネルギを持づている時にゲート酸化物
層３６を貫通して侵入する。

フローティング・ゲー）　２５ａが枠型構造で、電１８
子の全放射領域がフローティング・ゲー）　２５ａによ
って囲まれているめで、装置め電子実収効率が向上する
。！たゲート２５ａおよび２ｗトランジスタのゲート電
極として働くフィールド遮へい２８が同心的であること
によシ上記フィールド遮へい２８お１５よび蓄積ゲー）
　２５ａの双方を、プログラムされる装置からの熱い電
子の流れが高密度アレー中の隣接するメモリ・セルに達
するのを阻止するだめのシールドとして動作させること
ができる。

フローティング・ゲート構造２５ａは領域２２に関２ｏ
連する内側の周辺境界と領域２６に関連する外側の（１
６） 周辺境界とを具備している。内側境界とそれに付帯する
フローティング・ゲート−ドレン接触面の周辺長は外側
境界とそれに付帯するゲート−ソース接触面の周辺長よ
りも明らかに短かい。

その結果、フローティング・ゲート−ソース容量Ｃ工は
フローティング・ゲート−ドレン容量Ｃ２よりも大であ
る。この特徴によって、ソース電極に印加される電圧の
より大きな部分をフローティング・ゲートに結合するこ
とができるので、大きな効果が得られる。

第５図に示されているように、フローティング・ゲート
装置Ｐｓは、そのブローティング・ゲートＧＦトソース
との間に接続されたキャパシタンスｃ１トＧＦトドレン
との間に接続されたキャパシタンスＣ２とを持ったＰチ
ャンネル・トランジスタＰｓによって表わされる。さら
にフィールド酸化物−０１間キャパシタンスを表わすキ
ャパシタンスＣ３がＧＦと飽和制御ゲー）Ｇｓとの間に
接続されているものとして示されている。−例として、
Ｃ工は２Ｃ２に等しく且つ６Ｃ３に等しく、Ｐｓが最初
プログラムされて（１７） いるものと仮定する。ソースに１５ボルトが印加され、
ドレンおよびＧｓがアースされている条件の下では、Ｇ
Ｆはρ戸Ｃよ、Ｃ２、Ｃ３の間のキャパシタンス分圧作
用によって９ボルトに駆動される。ゲート上のこの正の
９ポルトによってゲート酸化物を貫通しての注入によっ
て熱い電子を吸引する。さらに前述のように、フローテ
ィング・ゲートが枠型構造を持っていることによって電
子放射領域をとシ囲んでいるので、電子の集成効率を向
上させることができる。ゲートの電位が例えば０ポルト
に低下するまで電子はゲートに引寄せられる。その状態
に達すると、フローティング・ゲートがさらに放電する
（すなわち電子を引寄せる）のを阻止する反発電界が生
成される。

もしＣ工と０２が互いに等しく、また下Ｃ３に等しく、
さらに同じ書込み電圧（Ｖｓ＝　１５ボルト、ｖｓ−ｏ
ポルト、■Ｄ−〇ボルト）が供給されると、上述のよう
にＧＦは僅か＋６．７５ボルトに駆動される。従って、
ゲートは明らかに低い電位に充電される。中心部にある
ドレンとそれから離れて配置されたソース（１８） とを同心円的あるいは円心枠型に形成することによって
Ｃ□と０２との間の非対称性（Ｃよ〉Ｃ２）が強調され
るようになる。これによってＣは確実に０２よりも大と
なるようにされる。

さらに飽和制御ゲートＧｓによって、とのＧｓが存在し
ない場合よりも高い電位にＧＦをセットする能力を高め
ることができる。Ｇｓに例えば５０ボルトを印加するこ
とによる全体の結果として、Ｃよ、Ｃ２およびＣ３間の
分圧作用によりｖＧＦを９ボルトから１４ボルトに上昇
させることができる。これによって次の２つの効果が生
じる。

（ａ）　ＶＧＦをさらに上昇−させ、ソースおよび飽和
制御ゲートに印加された電位がＯポルトに戻ったとき、
ＧＦによシ多くの電子を吸引させ、最終的に史に負に充
電させる。

（ｂ）ＧＦにより高い電圧（例えば１４ポルト）を供給
することによりＰｓのゲート−ソース間電圧（例えば１
５ポルト）を減少させ、それによってその導電路の導電
率を減少させ、その電力消費を大幅に減少させる。実際
にはＳＡＴ制御ゲートに充分に（１９） 高い電圧を印加することによシ、装置のソース−ドレン
電路を大きく導通させることなく（すなわち１マイクロ
アンペアまたはそれ以下）フローティング・ゲート装置
を充分にプログラムすることができる。これによって電
力消費を著しく小さくすることができる。従って、Ｐｓ
トランジスタの実効閾値電圧を上昇させ、同時にプログ
ラム期間中のその導電度を小さくするために飽和制御電
極を使用することができる。

装置に書込み電位を供給した後、フローティング・ゲー
ト装置が一旦安定状態に達すると、ＧＦは０ボルトにあ
ると仮定することができる。書込みサイクルの終りで、
その後に続くソース電位の０ボルトへの復帰は１５ボル
トの振幅を持った負方向へのステップとして現われ、Ｃ
よ、Ｃ２および０３間の容量分圧作用によってＶＧＦを
一９ボルトにまで９ボルトだけ低下させる。

同様にＳＡＴ制御電圧が５０ボルトから０ボルトに低下
すれば、あるいは低下した時、ＶＧＦはさらに５ポルト
低下して一１４ボルトになる。それによ（２０） つてトランジスタＰＳの実効閾値電圧は一１４ボルトに
なり、Ｐｓはそのゲート−ソース間電圧が一１４ボルト
に相当するより高導電状態に切換わり、大きな電流が流
れることによってメモリに対するアクセスが一層速く行
なわれるようになシ、まだフローティング・ゲートに蓄
積された電荷を減衰させるのに必要とする期間がより長
くなることにより、データの保持力が一層良好になる。

エピタキシャル成長されたシリコン・フィルム１６に関
して言えば、結晶構造の質、電子の移動度、少数キャリ
ヤの寿命、従って電子が衝突して次に衝突するまでの間
の平均自由行程は、エピタキシャル・フィルムの底面１
４から上面１８に行くに従って大きくなる。ＳＯ８装置
では、フローティング・ゲートを充電するようになる空
乏領域におけるなだれは層１６の表面近くで起シ、なだ
れが拡散領域間の他の点で起るバ〃り・シリコンで作ら
れた装置と対重をなす。

サファイヤ上にエピタキシャル成長された層（例えば１
６）では、層中に類似しているが正確には（２１） 配列されていない結晶粒と呼ばれる多くの結晶領域が存
在する。２個の異った結晶粒が対面する部分に結晶粒界
が形成される。フィルム中の結晶粒の寸法はドレン近傍
の空乏領域と同等であると考えられる。これによって、
全空乏領域を横切って全なだれを引き起すのに必要とす
る電圧よりも低い電圧で結晶粒界に沿って局部なだれを
生じさせる。

このようにして生じた局部降服と熱い電子の発生は、こ
の構造においては、通常測定される装置の漏洩電流よシ
も小さいなだれ電流でプログラムが行なわれるのに充分
な効果がある。このことは、一部においては、ＳＯ８形
に形成された記憶装置をプログラムするのに必要な電圧
が低いことからも説明される。

飽和制御ゲートに高い正電圧（例えば２０ポルト乃至２
００ポルト）を供給し、Ｐｓのソースおよびドレンにア
ース電圧を供給することによってＧＦに蓄積された電荷
を電気的に除去することができる。

フローティング・ゲート上に比較的低い導電率（２２） （良質）の熱成長された薄い酸化物（例えば３００人）
を形成し、その上に比較的高い導電率（あまシ良くない
品質）の厚い酸化物（例えば３７００人）を形成したこ
とが装置を電気的に消去する能力を高める重要な要因と
なっていると考えられる。誘電率の一様でないフィール
ド酸化物を使用したフローティング・ゲート装置では、
これを電気的に消去するのに必要とする電位は、一様な
誘電率の酸化物を使用した同じ寸法、構造の装置で必要
とする電位に比して遥かに低くてすむ。酸化物の誘電率
が一様でないため誘電体中の電界強度は、フローティン
グ・ゲートに最も近い酸化物領域で増大するように再分
配される。との効果と、ポリシリコン・フローティング
・ゲートの表面が粗であることによって生ずる局部電界
強度の増加との総合効果により、一様な誘電率の酸化物
を使用した場合よシモ低い電圧でフォーラ−・ノルドハ
イム（Ｆｏｗ工ｅｒ　−Ｎｏｒｃｌｈｅｉ、ｍ　）　）
　７ネル効果が現われる。

ワードの選択された装置（あるいは行中のすべての装置
）は、それに関連するＰｗを導通させ、Ｐ３（２３） を通ってとのＰｓのドレンに接続されたビット線を流れ
る電流を検知することによって読取られる。

装置のソース−ドレン間に比較的低い電圧（５ポルト）
を供給することに応答して装置の読取りが行々われる。

Ｃ工：　２Ｃ２＝　６Ｃ３の例について見ると、プログ
ラムされない蓄積セルは、そのゲートが＋３ボルトに結
合され、従ってソース−ドレン間の電位差は２ボ／＆）
になる。もしＰ閾値が２ボルトあるいはそれ以上であれ
・ば、装置には漏洩電流以外の電流は流れない。しかし
ながら、プログラムされた装置ではソース−ドレン間の
電位差は１６ボルトで、ドレンから２つの段の間の電流
差を検出するための適当なセンス増幅器へ大きな電流が
流れる。

【図面の簡単な説明】

第１図はこの発明が実施される集積化された持久型記憶
装置の一部分の平面図、第２図は第１図の２−２線に沿
う断面図、第３図は第１図の３−３線に沿う断面図、第
４図はこの発明のプログラム方法を説明するために、第
１図のアン−中の１（２４） 個のセルを取出してその等価回路を示す図、第５図はフ
ローティング・ゲート装置の等価回路図である。 ｌＯ・・・セル、２２・・・ドレン領域、２４・・・チ
ャンネル領域、２６・・・ソース領域、２５ａ・・・第
１のフローティング・ゲート電極、６５・・・第２の導
電性制御ゲート部材。 特許出願人　　アールンーエー　コーポレーション代　
理　人　清　　水　　　　哲　ほか２名（２５） −に

Claims (1)

【特許請求の範囲】
1. （１）　　第１の半導体領域と第２の半導体領域とこれ
   ら２つの領域を隔絶している第３の領域とを有するフロ
   ーティング・ゲート蓄積装置を含み、上記第１および第
   ２の半導体領域はそれぞれ上記蓄積装置のドレンおよび
   ソースを構成し、上記第３の領域は上記蓄積装置のチャ
   ンネル領域を構成し、上記フローティング・ゲート蓄積
   装置はまた上記チャン°ネルから絶縁され且つこのチャ
   ンネル上ニ形成された第１の導電性フローティング・ゲ
   ート部材と、該第１の導電性フローティング・ゲート部
   材から絶縁され且つその少なくとも一部分上に形成され
   た第２の導電性制御ゲート部材とを有し、さらにこの７
   ０−ティング・ゲート蓄積装置は、フローティング・ゲ
   ートとソースとの間の容量がフローティング・ゲートと
   ドレン、との間の容量よシも大となるように構成されて
   おり、上記チャンネル領域は上記ドレン領域をとり囲み
   且つそれ自身閉じた形状となっており、上記ソース領域
   は上記チャンネル領域をとり囲み且つそれ′自身閉じた
   形状とされており、また上記第１のフローティング・ゲ
   ート部材は上記チャンネル領域全長にわたってその上に
   形成されておシ且つそれ自身閉じた形状になっている、
   持久型記憶装置のプログラム方法であって；上記第１の
   半導体領域、第２の半導体領域および第２の導電性制御
   ゲート部材に対して予め設定された期間中筒１、第２お
   よび第３の電位をそれぞれ与え、上記第１の電位と第２
   の電位は異った値とされている、上記持久型記憶装置の
   プログラム方法。