KR960012056B1 - 불휘발성 반도체 기억장치와 그 동작방법 및 제조방법 - Google Patents

불휘발성 반도체 기억장치와 그 동작방법 및 제조방법 Download PDF

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Abstract

내용없음

Description

불휘발성 반도체 기억장치와 그 동작방법 및 제조방법
제1도는 본 발명의 1실시예에 따른 불휘발성 반도체 기억장치의 구조를 나타낸 단면도,
제2도는 종래의 Exel형 불휘발성 반도체 기억장치의 구조를 나타낸 단면도,
제3도는 종래의 Seeq형 불휘발성 반도체 기억장치의 구조를 나타낸 단면도,
제4도는 제1도에 도시된 본 발명의 불휘발성 반도체 기억장치의 제조공정을 나타낸 도면,
제5도는 제4도에 도시된 공정을 이용하여 제조한 블휘발성 반도체 기억장치와 종래의 Exel형 반도체기억장치에 대한 비선택셀의 셀전류를 측정한 측정치를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
101,201,301,401 : 반도체기판 102,202,302,408 : 제1불순물영역
103,203,303,412 : 제2불순물영역 104,204,304 : 채널영역
105,305 : 제1게이트절연막 106,206,306 : 제1게이트전극
107,207,307 : 층간 절연막 108,208,308 : 제2게이트전극
109 : 측벽 절연막 110,309 : 제2게이트절연막
111 : 제3게이트전극 205 : 게이트절연막
402 : 희생산화막 403 : 채널이온
404 : 제1게이트산화막 405 : 제1폴리실리콘전극
406 : 층간 폴리실리콘산화막 407 : 제2폴리실리콘전극
409 : 제2게이트산화막 410 : 측벽 폴리실리콘산화막
411 : 제3폴리실리콘전극
[산업상의 이용분야]
본 발명은 불휘발성 반도체 기억장치, 특히 일괄소거형 EEPROM의 셀 구조와 그 동작방법 및 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 불휘발성 반도체 기억장치로서는 2층의 게이트전극구조를 갖춘 일괄소거형 EEPROM이 광범위하게 이용되고 있는데, 이러한 종류의 불휘발성 반도체 기억장치로는 Exel형과 Seeq형의 2종류가 알려져 있다.
(1) Exel형의 장치
제2도는 종래의 Exel형 불휘발성 반도제 기억장치의 1셀의 구조를 나타낸 단면도이다. 반도체기판(201)의 표면에 제1불순물영역(202; 드레인)과 제2불순물영역(203; 소오스)이 형성되어 있으며, 이들 영역의 사이가 채널영역(204)으로 된다. 이 채널영역(204)의 윗쪽에는 게이트절연막(205)을 매개하여 제1게이트전극(206)이 형성되어 있으며, 그 위에 층간 절연막(207)을 매개하여 제2게이트전극(208)이 형성되어 있다. 제 1게이트전극(206)은 전하캐리어를 축적하기 위한 플로팅게이트(floating gate)이며, 제 2 게이트전극(208)은 기억소자로서의 기능을 제어하기 위한 제어게이트이다.
이 Exel형의 장치에 있어서, 기입(charge)동작은 통상적인 EPROM과 마찬가지로 제2불순물영역(203)에 0V를 인가하고, 제2게이트전극(208)과 제1불순물영역(202)에 각각 정(正)의 전압을 인가하여 채널 열전자(channel hot electron)를 발생시키고, 이를 플로팅게이트로서의 제1게이트전극(206)에 주입시킴으로써 수행된다. 또한, 소거(discharge)동작은 제 1불순물영역(202)을 플로팅상태로 하고, 제 2 게이트전극(208)에 0V를 인가하며, 제2불순물영역(203)에 정의 전압을 인가함에 따라 제1게이트전극(206)내에 축적되어 있던 전자가 제2불순물영역(203)으로 인출됨으로써 수행된다. 상기 현상은 파울러 노드하임 터널현상(Fowler-Nordheim tunnel 現象 ; 이하, FN터널현상이라 칭함)으로서 알려져 있다.
(2) Seeq형의 장치
제3도는 종래의 Seeq형 불휘발성 반도체 기억장치의 1셀의 구조를 나타낸 단면도이다. 반도체기판(301)의 표면에 제1불순물영역(302; 드레인) 및 제2불순물영역(303; 소오스)이 형성되어 있으며, 이들 영역의 사이가 채널영역(304)으로 된다. 이 채널영역(304)의 윗쪽에는 게이트절연막(305)을 매개하여 제1게이트전극(306)이 형성되어 있으며, 그 위에는 층간 절연막(307)을 매개하여 제2게이트전극(308)이 형성되어 있다. 이 제2게이트전극(308)의 일부분(도면에서 왼쪽부분)은 제2게이트절연막(309)을 매개하여 반도체기판(301)상에 연장·형성되어 있다. 그리고, 제1게이트전극(306)이 전하캐리어를 측정하기 위한 플로팅게이트인 점은 상기 Exel형과 동일하다.
이 Seeq형의 특징은, 제2게이트전극(308)의 오른쪽 부분이 기억소자로서의 기능을 제어하는 제어게이트로서의 동작을 함과 더불어 그 왼쪽부분이 셀을 선택하는 선택게이트로서의 동작을 한다는 점이다. 이 기능에 대해서는 후술하기로 한다.
Seeq형의 장치에 있어서, 기입동작은 상기 Exel형과 동일하다. 그리고, 소거동작은 제2불순물영역(303)을 플로팅상태로 하고, 제2게이트전극(308)에 0V를 인가하며, 제1물순물영역(302)에 정의 전압을 인가함에 따라 제1게이트전극(306)내에 측정되어 있던 전자가 FN터널현상에 의하여 제1불순물영역(302)으로 인출됨으로써 수행된다.
그러나, 상기한 2종류의 반도체 기억장치에는 각각 다음과 같은 문제점이 있다.
(1) Exel형의 장치
Exel형의 장치는, 일반적으로 단위셀의 크기가 작기 때문에 고집적화에 적합하다는 장점이 있지만, 과소거(over erase)가 발생한다는 문제점이 있다. 이는 소거동작시에 플로팅게이트로부터 전자가 과다하게 인출됨으로써 제어게이트에서 본 셀트렌지스터의 문턱전압이 부(負)로 되어 버리는 현상이다. 이와 같이 문턱전압이 부로 된 셀에서는 독출시에 선택되어 있지 않음에도 불구하고 전류가 쉽게 흐르게 된다. 따라서, 독출 동작시에는 선택된 셀의 전류에 비선택셀의 전류가 혼입되어 선택된 셀의 기억상태를 정확하게 독출할 수 없게 된다.
(2) Seeq형의 장치
Seeq형의 장치에서는, 상술한 과소거를 위한 대책이 강구되어 있다.
즉, 제3도에 나타낸 바와 같이 제2게이트전극(308)의 왼쪽부분은 제2게이트절연막(309)을 매개하여 채널영역(304)에 근접하게 형성되어 선택게이트로서 기능한다. 즉, 과소거 상태가 발생하더라도 독출동작시에는 비선택셀의 제2게이트전극(308)에 전압이 인가되지 않으므로, 비선택셀에서는 제2게이트절연막(309)바로 아래의 채널이 페쇄되어 전류가 흐르지 않게 된다. 따라서, 항시 선택된 셀의 전류만을 관측할 수 있게 되어 정확한 독출이 가능하게 된다.
그렇지만, 이 Seeq형의 장치에는 다른 문제가 있다. 즉, 제3도에 나타낸 게이트구조에 있어서 그 오른쪽부분은 제1게이트전극(306)과 제2게이트전극(308)의 2층 구조로 되어 있고, 왼쪽부분은 제2게이트전극(308)만의 1층 구조로 되어 있다. 더구나 제2게이트전극(308)은 오른쪽부분과 왼쪽부분에서 층위치가 다르게 되어 있다. 이러한 구조를 자기 정합적으로 엣칭에 의해 구성하는 것은 현재의 기술로는 대단히 곤란하다. 자기정합적인 엣칭을 할 수 없게 되면, 마스크정합 오차를 고려하지 않으면 안되므로, 고정밀도의 가공은 할 수 없게 된다. 이 때문에, 셀의 크기가 커질 수 밖에 없으므로 미세화, 고집적화를 도모할 수 없게 된다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 과소거에 의한 독출에러가 발생하지 않으면서도 고집적화를 도모할 수 있는 불휘발성 반도체 기억장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명의 불휘발성 반도체 기억장치는, 반도체기판과 ; 이 반도체기판의 표면에 형성되면서 반도체기판과는 역전도형인 제1불순물영역 및 제2불순물영역 ; 반도체기판상의 양 불순물영역 사이에 제1게이트절연막을 매개하여 형성된 제1게이트전극 ; 이 제1게이트전극상에 층간 절연막을 매개하여 형성된 제2게이트전극 및 ; 제1게이트전극 및 제2게이트전극의 측벽에 측벽 절연막을 매개하여 형성되고, 또 반도체기판상에 제2게이트절연막을 매개하여 형성된 제3게이트전극을 구비하여 구성되어 있다.
또, 본 발명의 불휘발성 반도체 기억장치의 동작방법은, 기입동작시에는 제2게이트전극, 제3게이트전극 및 제1불순물영역에 각각 동일한 극성의 전압을 인가하여 제1게이트전극에 채널 열캐리어(channel hot carrier)를 주입하고, 소거동작시에는 제1불순물영역에 상기 극성의 전압을 인가하여 제1게이트전극에 축적되어 있는 전하캐리어를 제1게이트절연막을 통해 인출하며, 독출동작시에는 제3게이트전극에 상기 극성의 전압을 인가하고 제2게이트전극과 상기 제1불순물영역에는 각각 상기 기입동작시 보다도 낮은 상기 극성의 전압을 인가하여 제1게이트전극 아래의 반도체기판 표면에서의 채널형성의 유무를 조사함으로써 제1게이트전극내의 전하캐리어의 유무를 조사하도록 되어 있다.
또한, 본 발명의 불휘발성 반도체 기억장치의 제조방법은, 반도체기판상에 제1게이트절연막, 제1게이트전극, 층간 절연막, 제 2 게이트전극을 각각 이 순서대로 층모양으로 형성하는 제1단계의, 상기 제 1단계에서 형성한 각 층을 마스크로 사용하여 제1불순물영역을 형성하는 제2단계, 반도체기판상의 제1단계에서 형성한 각 층의 주위에 제2게이트절연막을 형성하는 제3단계, 상기 제1단계에서 형성한 각 층의 측벽에 측벽 절연막을 형성하는 제4단계, 제2게이트절연막 및 측벽 절연막의 일부분상에 제3게이트전극을 형성하는 제5단계 및, 제3게이트전극을 마스크로 사용하여 제2불순물영역을 형성하는 제6단계를 구비하여 이루어져 있다.
(작용)
본 발명에 따른 불휘발성 반도체 기억장치에서는, 제3게이트전극을 선택게이트로서 이용할 수가 있다. 즉, 과소거가 발생한 경우에도 비선택셀에 흐르는 전류는 선택게이트에 의해 차단되어 선택셀에 흐르는 전류에 영향을 미치지 않게 된다. 이 때문에, 선택셀에 대한 정확한 독출이 가능하게 된다.
또한, 본 발명에 따른 불휘발성 반도체 기억장치에서는, 플로팅게이트전극으로 사용되는 제1게이트전극과 제어게이트전극으로 사용되는 제2게이트전극을 2층구조로 하고, 이들의 측벽에 선택게이트로 사용되는 제3게이트전극을 형성했기 때문에, 각 전극을 자기정합적으로 제조할 수 있게 되어 미세화, 고집적화를 도모할 수 있게 된다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
(장치의 구조)
제1도는 본 발명의 1실시예에 따른 불휘발성 반도체 기억장치의 단면도이다. 반도체기판(101)의 표면에는 제1불순물영역(102; 드레인) 및 제2불순물영역(103; 소오스)이 형성되어 있으며, 이들 불순물영역의 사이가 채널영역(104)으로 되어 있다. 이 채널영역(104)의 윗쪽에는 제1게이트절연막(105), 제1게이트전극(106), 층간 절연막(107) 및 제2게이트전극(l08)으로 이루어진 적층체(積層體)가 형성되어 있다. 이 적층체의 측벽에는 측벽 절연막(109a,109b)이 형성되어 있는데, 이들은 각각 반도체기판(101)상에 형성되어 있는 제2게이트절연막(110a, 110b)과 연결되어 있다. 측벽 절연막(109a,109b)의 측벽 및 제2게이트절연막(110a, 110b)의 상부에는 제 3 게이트전극(111a, 111b)이 형성되어 있다. 본 실시예에서는, 반도체기판(101)은 실리콘기판, 각 절연막은 실리콘산화막, 각 게이트전극은 폴리실리콘으로 이루어져 있으며, 또한 이 실시예에 나타낸 전극(111b)은 없어도 무방하다. 3개의 게이트전극중에서 제1게이트전극(106)은 전하를 축적하기 위한 플로팅게이트전극, 제2게이트전극(108)은 불휘발성 반도체 기억장치로서의 기입, 소거, 독출의 각 동작을 제어하는 제어게이트전극, 제3게이트전극(111a)은 셀을 선택하는 선택게이트전극으로서 각각 동작한다.
(장치의 동작)
이어서, 제1도에 나타낸 본 발명에 따른 블휘발성 반도체 기억장치의 동작을 설명한다.
(1) 기입동작
기입동작시에는 제2게이트전극(108), 제3게이트전극(11la) 및 제1불순물영역(102)에 정의 전압을 인가함으로써 제1게이트전극(106)에 채널 열캐리어가 주입되어, 기입을 수행할 수 있게 된다.
(2) 소거동작
소거동작시에는, 제1불순물영역(102)에 정의 전압을 인가하여 제1게이트전극(106)내의 전하캐리어를 제1게이트절연막(105)을 통하여 제1불순물영역(102)으로 인출한다. 이는 FN터널현상을 이용한 인출이다.
(3) 독출동작
독출동작시에는, 제 3 게이트전극(111a)에 정의 전압을 인가하고, 제 2 게이트전극(108)과 제 1불순물영역(102)에는 각각 기입동작시 보다 낮은 정의 전압을 인가한다. 이 상태에서 제1게이트전극(106) 아래의 채널형성의 유무를 조사함으로써 제1게이트전극(106)내의 전하캐리어의 유무를 조사할 수 있게 된다.
이상의 3가지 동작을 수행하기 위한 인가전압의 구체적인 일예를 다음의 표에 나타낸다.
Figure kpo00002
Figure kpo00003
(장치의 제조방법)
이어서, 제1도에 나타낸 불휘발성 반도체 기억장치의 제조방법을 제4도의 공정도를 참조하여 설명한다.
(1) 제4도(a)에 나타낸 공정
결정방향이 (100)이고 저항률이 100Ω·cm인 P형 실리콘기판(401) 위에 통상적인 LOCOS법을 이용하여 필드산화막(도시되어 있지 않음)을 형성하고, 이 필드산화막으로 둘러쌓인 부분을 소자영역으로 한다. 이어서, 상기 실리콘기판(401)의 표면에 열산화법을 이용하여 희생산화막(402)을 약 100Å의 두께로 형성한다. 이어서, 이 희생산화막(402)을 통하여 문턱전압을 제어하기 위한 채널이온(403)을 주입한다.
(2) 제4도(b)에 나타낸 공정
희생산화막(402)을 NH4F용액을 이용하여 엣칭·제거하고, 열산화법을 이용하여 제1게이트산화막(404)을 150Å 정도의 두께로 형성한다. 이어서, 이 게이트산화막(404) 위에 LPCVD법을 이용하여 제1폴리실리콘전극(405)을 약 4000Å의 두께로 퇴적시키고, 이 제1폴리실리콘전극(405)내로 POC13의 기상확산법을 이용하여 인(P)을 확산시키며, 소정의 레지스트 패터닝(resist pattening) 및 엣칭을 행하여 셀슬릿(cell slit, 도시되어 있지 않음)을 형성한다. 그리고 열산화법을 이용하여 층간 폴리실리콘산화막(406)을 300Å정도의 두께로 형성한 다음, 그 위에 LPCVD법을 이용하여 제2폴리실리콘전극(407)을 약 400Å 정도의 두께로 퇴적시키고, 이 제2폴리실리콘전극(407)내로 POCl3의 기상확산법을 이용하여 인을 확산시킨다.
(3) 제4도(c)에 나타낸 공정
제1폴리실리콘전극(405), 층간 폴리실리콘산화막(406) 및 제2폴리실리콘전극(407)의 각 층에 대해서 레지스트 패터닝 및 이방성(異方性) 엣칭을 행하여 셀로 사용될 부분만을 남긴다. 더욱이 레지스트 패터닝을 행한 후, 비소(As)이온을 40KeV, 1×1014cm-2의 조건으로 실리콘기판(401)에 이온주입하여 제1불순물영역(408)을 형성한다. 이어서, 열산화법을 이용하여 두께가 150Å인 제2게이트산화막(409) 및 두께가 300Å인 측벽 폴리실리콘산화막(410)을 동시에 형성한다. 더욱이, LPCVD법을 이용하여 제3폴리실리콘전극(411)을 퇴적시키고, 이것에 인을 열화산시킨다.
(4) 제4도(d)에 나타낸 공정
제3폴리실리콘전극(411)을 전면 이방성 엣칭에 의해 엣칭제거하여 제1폴리실리콘전극(405) 및 제2폴리실리콘전극(407)의 적층부분의 측벽에 대응하는 제3폴리실리콘전극(41la,411b) 부분만을 남긴다. 여기서, 전극(411b)은 이후 레지스터 패터닝과 폴리실리콘 엣칭에 의해 제거되어도 무방하다. 다음으로, 레지스트 패터닝을 행한 후 비소이온을 40KeV, 5×1015cm-2의 조건으로 실리콘기판(401)의 표면에 이온주입하여 제2불순물영역(412)을 형성한다. 이때, 이상의 공정에서의 열처리에 의해 제1불순물영역(408)내의 불순물이 열화산되므로, 제 1불순물영역(408)은 게이트방향(도면의 왼쪽방향)으로 확장되게 된다.
이후, 도시되어 있지는 않지만 잘 알려져 있는 바와 같이 층간 절연막, 접촉구멍(contact hole), 알미늄 배선층의 퇴적 및 패터닝, 보호층의 퇴적 등의 제공정을 거쳐 불휘발성 반도체 기억장치가 완성된다.
(실시예의 효과)
제5도는 소거동작후에 비선택셀에 흐로는 셀전류의 실측치와 소거시간과의 관계를 나타낸 그래프로서, 이 그래프는 상술한 실시예에서 제조된 반도체 기억장치와 종래의 Excel형 반도체 기억장치를 대비하여 나타내고 있다. 이 그래프에 나타나 있는 바와 같이, 소거시간이 10-2sec 이상으로 되면 종래의 Excel형 반도체 기억장치에서는 비선택셀전류가 급격히 증가하는데 반해, 본 발명에 따른 반도체 기억장치에서는 비선택셀전류의 증가가 관찰되지 않는다. 상술한 바와 같이, 소거시간이 길어지면 과소거가 발생하게 되는데, 종래의 Excel형 반도체 기억장치에서는 과소거 때문에 독출시에 비선택셀에도 전류가 흐르게 되지만, 본 발명의 반도체 기억장치에서는 제3게이트전극의 게이트기능에 의해 비선택셀의 전류가 차단되게 된다.
또한, 제4도의 공정으로부터 명백히 알 수 있는 바와 같이, 제3게이트전극은 자기정합적으로 제조할 수 있기 때문에, 종래의 Seeq형 반도체 기억장치에 비하여 미세화, 고집적화를 도모할 수 있게 된다. 구체적인 수치로 비교하면, 종래의 Seeq형 반도체 기억장치에서는 1셀당 44μm2정도의 면적이 필요했지만, 본 발명의 반도체 기억장치에서는 그 60% 정도의 면적이 필요하게 되어 종래의 Excel형 반도체 기억장치와 거의 동등한 미소한 셀을 형성할 수 있게 된다.
한편, 본 발명의 특허청구의 범위의 각 구성요소에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상과 같이 본 발명에 따른 불휘발성 반도체 기억장치에서는, 제3게이트전극을 선택게이트로서 이용하기 때문에, 과소거가 발생한 경우에도 비선택셀에 흐르는 전류를 이 선택게이트에 의해 차단할 수 있게 되어 선택셀에 대한 정한한 독출이 가능하게 된다. 또한, 플로팅게이트전극으로서 사용되는 제1게이트전극과 제어게이트전극으로서 사용되는 제2게이트전극을 2층 구조로 하고, 이들의 측벽에 제3게이트전극을 형성했기 때문에, 각 전극을 자기정합적으로 제조할 수 있게 되어 미세화, 고집적화를 도모할 수 있게 된다.

Claims (4)

  1. 반도체기판(101)과 ; 이 반도체기판(101)의 표면에 형성되면서 상기 반도체기판(101)과는 역도전형인 제1불순물영역(102) 및 제2불순물영역(103) ; 상기 반도체기판(101)상의 상기 양 불순물영역(102,103) 사이에 제1게이트질연막(105)을 매개하여 형성된 제1게이트전극(106) ; 이 제1게이트전극(l06)상에 층간 절연막(107)을 매개하여 형성된 제2게이트전극(108) 및 ; 상기 제1게이트전극(106) 및 제2게이트전극(108)의 측벽에 측벽 절연막(109a,109b)을 매개하여 형성되고, 또 상기 반도체기판(l01)상에 제2게이트절연막(110a,110b)을 매개하어 형성된 제3게이트전극(111a,111b)을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 기입동작시에는 상기 제2게이트전극(108), 제3게이트전극(11la) 및 제1불순물영역(102)에 각각 동일한 극성의 전압을 인가하여 제1게이트전극(106)에 채널 열캐리어를 주입하고, 소거동작시에는 제1불순물영역(102)에 상기 극성의 전압을 인가하여 상기 제1게이트전극(106)에 측정되어 있는 전하캐리어를 상기 제1게이트절연막(105)을 통해 인출하며, 독출동작시에는 상기 제3게이트전극(111a)에 상기 극성의 전압을 인가하고 상기 제2게이트전극(108)과 제1불순물영역(102)에는 각각 상기 기입 동작시보다 낮은 상기 극성의 전압을 인가하여 상기 제1게이트전극(106) 아래의 반도체기판(10l) 표면에서의 채널형성의 유무를 조사함으로써 상기 제1게이트전극(106)내의 전하캐리어의 유무를 조사하는 것을 특징으로 하는 불휘발성반도체 기억장치의 동작방법.
  3. 반도체기판(101)상에 제1게이트절연막(105), 제1게이트전극(106), 층간 절연막(107), 제 2 게이트전극(108)을 각각 이 순서대로 층모양으로 형성하는 제1단계와; 상기 제1단계에서 형성한 각 층을 마스크로 사용하여 제1불순물영역(102)을 형성하는 제2단계; 상기 반도체기판(101)상의 상기 제1단계에서 형성한 각 층의 주위에 제2게이트절연막(110a,110b)을 형성하고, 상기 제1단계에서 형성한 각 층의 측벽에 측벽 절연막(109a,109b)을 형성하는 제3단계; 상기 제2게이트절연막(110a,110b) 및 측벽 절연막(109a,109b)의 일부분상에 제 3 게이트전극(111a,111b)을 형성하는 제 4 단계 및; 상기 제 3 게이트전극(11la,111b)을 마스크로 사용하여 제2불순물영역(103)을 형성하는 제5단계를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  4. 제l항에 있어서, 제1불순물영역(102)의 불순물농도가 제2불순물영역(103)의 불순물농도보다 낮은 것을 특징으로 하는 불휘발성 반도체 기억장치.
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