KR100430743B1 - 스플릿게이트형트랜지스터,스플릿게이트형트랜지스터의제조방법,및불휘발성반도체메모리 - Google Patents

스플릿게이트형트랜지스터,스플릿게이트형트랜지스터의제조방법,및불휘발성반도체메모리 Download PDF

Info

Publication number
KR100430743B1
KR100430743B1 KR1019960004127A KR19960004127A KR100430743B1 KR 100430743 B1 KR100430743 B1 KR 100430743B1 KR 1019960004127 A KR1019960004127 A KR 1019960004127A KR 19960004127 A KR19960004127 A KR 19960004127A KR 100430743 B1 KR100430743 B1 KR 100430743B1
Authority
KR
South Korea
Prior art keywords
gate electrode
film
floating gate
forming
drain region
Prior art date
Application number
KR1019960004127A
Other languages
English (en)
Other versions
KR960032761A (ko
Inventor
겐지 후까세
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR960032761A publication Critical patent/KR960032761A/ko
Application granted granted Critical
Publication of KR100430743B1 publication Critical patent/KR100430743B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 스플릿 게이트형 메모리셀을 이용한 플래쉬 EEPROM의 고집적화를 도모하는 것을 목적으로 한다.
기판(1) 상에는 소스 영역(3) 및 드레인 영역(4)이 형성되고, 소스 영역(3)과 드레인 영역(4)에 끼인 채널 영역(5) 상에는 산화막(6)을 통해 플로팅 게이트 전극(8)이 형성되어 있다. 플로팅 게이트 전극(8) 상에는 산화막(7)을 통해 제어 게이트 전극(9)이 형성되어 있다. 제어 게이트 전극(9)의 일부는 산화막(6, 7)을 통해 채널 영역(5) 상에 배치되어 선택 게이트(10)를 구성하고 있다. 선택 게이트(10)에 의해 선택 트랜지스터(11)가 구성된다. 선택 게이트(10)는 플로팅 게이트 전극(8) 및 산화막(7)의 측벽부에 형성된 측벽부(12, 13)와 그 측벽부(12, 13)를 덮도록 형성된 부분(14)으로 구성된다.

Description

스플릿 게이트형 트랜지스터, 스플릿 게이트형 트랜지스터의 제조 방법, 및 불휘발성 반도체 메모리
발명이 속하는 기술 분야
본 발명은 반도체 장치, 반도체 장치의 제조 방법, 스플릿 게이트형 트랜지스터, 스플릿 게이트형 트랜지스터의 제조 방법, 및 불휘발성 반도체 메모리에 관한 것이다.
종래의 기술
최근, FRAM (Ferro - electric Random Access Memory), EPROM (Erasable and Programmable Read Only Memory), EEPROM (Electrically Erasable and Progra mmable Read Only Memory) 등의 불휘발성 반도체 메모리가 주목되고 있다. EPROM이나 EEPROM에서는 플로팅 게이트 전극에 전하를 축적하고, 전하의 유무에 의한 임계치 전압의 변화를 제어 게이트 전극으로 검출함으로써 데이터의 기억을 행하게 된다. 또한, EEPROM에는 메모리셀 어레이 전체로 데이터의 소거를 행하든지, 혹은 메모리셀 어레이를 임의의 블록으로 나눠 그 각 블록단위로 데이터의 소거를 행하는 플래쉬 EEPROM이 있다.
플래쉬 EEPROM을 구성하는 메모리셀(메모리셀 트랜지스터)은 스택 게이트형과 스플릿 게이트형으로 크게 분류된다. 제22도에는 스택 게이트형 메모리셀(스택 게이트형 트랜지스터)의 단면 구조를 도시한다. P형 단결정 실리콘 기판(101) 상에는 N형의 소스 영역(102) 및 드레인 영역(103)이 형성되어 있다. 소스 영역(102)과 드레인 영역(103)에 끼인 채널 영역(104) 상에는 실리콘 산화막(105)을 통해 플로팅 게이트 전극(106)이 형성되어 있다. 플로팅 게이트 전극(106) 상에는 실리콘 산화막(107)을 통해 제어 게이트 전극(108)이 형성되어 있다. 여기서, 각 게이트 전극(106), (108)의 도면 좌우방향의 치수는 동일하여, 서로 틀어지는 일없이 겹쳐 쌓아진 배치로 되어 있다. 한편, 도면 전후 방향으로 제어 게이트 전극(108)은 길게 연장되어 각 플로팅 게이트 전극(106)에서 공통이 되며, 그 제어 게이트 전극(108)에서 워드선이 구성된다.
이와 같이 구성된 스택 게이트형 메모리셀을 이용한 플래쉬 EEPROM은 개개의 메모리셀에 그 자신을 선택하는 기능이 없다. 그 때문에, 데이터 소거시에 플로팅 게이트 전극(106)으로부터 전하를 뽑을 때, 전하를 지나치게 빼내면, 메모리 셀을 비도통 상태로 하기 위한 소정의 전압(=0V)을 제어 게이트 전극(108)에 인가할 때라도, 채널 영역(104)이 도통상태가 된다. 그 결과, 그 메모리셀이 항상 도통상태가 되고, 기억된 데이터의 판독이 불능이 되는 문제, 소위 과잉소거의 문제가 발생한다. 과잉소거를 방지하기 위해서는 소거순서에 연구가 필요하고, 메모리 디바이스의 주변회로에서 소거순서를 제어하든지, 또는 메모리 디바이스의 외부회로에서 소거순서를 제어할 필요가 있다.
이러한 스택 게이트형 메모리셀에서의 과잉소거 문제를 회피하기 위해서 개발된 것이 스플릿 게이트형 메모리셀이다.
제23도에는 스플릿 게이트형 메모리셀(스플릿 게이트형 트랜지스터)의 단면 구조를 도시한다. P형 단결정실리콘 기판(101)상에는 N형의 소스 영역(102) 및 드레인 영역(103)이 형성되어 있다. 소스 영역(102)과 드레인 영역(103)에 끼인 영역(104) 상에는 얇은 실리콘 산화막(105)을 통해 플로팅 게이트 전극(111)이 형성되어 있다. 플로팅 게이트 전극(111) 상에는 두꺼운 실리콘 산화막(112)을 통해 제어 게이트 전극(113)이 형성되어 있다. 여기서, 제어 게이트 전극(113)의 일부는 실리콘 산화막(105, 112)을 통해 채널 영역104 상에 배치되어 선택 게이트(114)를 구성하고 있다. 그 선택 게이트(114)와 소스 영역(102) 및 드레인 영역(103)에 의해 선택 트랜지스터(115)가 구성된다. 즉, 스플릿 게이트형 메모리셀은 각 전극(111, 113)과 각 영역(102, 103)으로부터 구성되는 트랜지스터와 선택 트랜지스터(115)가 직렬로 접속된 구성으로 되어 있다.
이와 같이 구성된 스플릿 게이트형 메모리셀을 이용한 플래쉬 EEPROM은 선택 트랜지스터(115)가 설치되기 때문에, 개개의 메모리셀에 그 자신을 선택하는 기능이 있다. 즉, 데이터 소거시에 플로팅 게이트 전극(111)으로부터 전하를 뽑을 때에전하를 지나치게 빼내더라도, 선택 게이트(114)에 의해서 채널 영역(104)을 비도통 상태로 할 수 있다. 따라서, 과잉소거가 발생해도, 선택 트랜지스터(115)에 의해서 메모리셀의 도통·비도통을 제어할 수 있어 과잉소거가 문제가 되지 않는다. 즉, 메모리셀의 내부에 설치된 선택 트랜지스터(115)에 의해서 그 메모리셀 자신의 도통·비도통을 선택할 수 있다.
또한, 이러한 스플릿 게이트형 메모리셀을 이용한 플래쉬 EEPROM은 WO92/18980에 개시되어 있다. 덧붙여서 말하면, 제23도에 도시한 스플릿 게이트형 메모리셀에 있어서, 소스 영역(102)을 드레인 영역으로 하고, 드레인 영역(103)을 소스 영역으로 한 플래쉬 EEPROM은 USP-5029130에 개시되어 있다.
발명이 해결하고자 하는 과제
그런데, 스플릿 게이트형 메모리셀을 제조할 때는 각 게이트 전극(111, 113)을 이온 주입용 마스크로서 이용하고, 실리콘 기판(101)에 불순물을 이온주입함으로써 각 영역(102, 103)을 형성한다. 따라서, 드레인 영역(103)의 위치는 제어 게이트 전극(113)에서 선택 게이트(114)의 단부에 의해서 규정된다. 또한, 소스 영역(102)의 위치는 플로팅 게이트 전극(111)의 단부에 의해서 규정된다.
여기서, 각 게이트 전극(111, 113)은 각각 별도로 전극재료막 퇴적→리소그래피→에칭이라는 공정을 거쳐서 형성된다. 그 때문에, 각 게이트 전극(111, 113)의 위치는 리소그래피의 중합 공정에서 결정된다. 즉, 스플릿 게이트형 메모리셀에서는 각 게이트 전극(111, 113)과 각 영역(102, 103)의 위치결정에 리소그래피의 중합 공정이 관여하며, 자기 정합(자기 정렬: self-align) 구조가 아니다.
따라서, 제24도(a)에 도시한 바와 같이 제어 게이트 전극(113)을 형성하기 위한 에칭용 마스크(121)의 위치가 각 메모리셀(122, 123)에 대하여 어긋나는 경우, 제어 게이트 전극(113)의 형상은 각 메모리셀(122, 123)마다 다른 것이 된다.
그리고, 제어 게이트 전극(113)을 이온 주입용 마스크로서 이용하고, 실리콘 기판(101)에 불순물을 이온 주입함으로써 드레인 영역(103)이 형성된다. 그 결과, 제24도(b)에 도시한 바와 같이 각 메모리셀(122, 123)에서의 선택 트랜지스터(115)의 채널 길이(L1, L2)가 다르게 된다. 즉, 메모리셀(122)과 같이 제어 게이트 전극(113)에 대하여 선택 게이트(114)의 치수가 작은 경우에는 선택 트랜지스터(115)의 채널 길이(L1)가 짧아진다. 또한, 메모리셀(123)과 같이 제어 게이트 전극(113)에 대하여 선택 게이트(114)의 치수가 큰 경우에는 선택 트랜지스터(115)의 채널 길이(L2)가 길어진다.
선택 트랜지스터(115)의 채널 길이(L2)가 길게 된 경우에는 채널 영역(104)의 저항이 강해지기 때문에, 플로팅 게이트(111)로의 전하 주입에 시간이 걸려서 데이터의 기입 특성이 악화한다는 문제가 있다. 또한, 선택 트랜지스터(115)의 채널 길이(L1)가 짧게 된 경우에는 채널 영역(104)의 저항이 낮아지기 때문에, 선택 트랜지스터(115)가 항상 온 상태가 되어 메모리셀로서 동작하지 않게 되는 문제가 있다.
이 때문에, 스플릿 게이트형 메모리셀의 설계에 있어서는 각 게이트 전극(111, 113)의 가공선폭 치수 정밀도뿐만 아니라, 각 게이트 전극(111, 113)의 중합 치수 정밀도도 고려하여 각 게이트 전극(111, 113)과 각 영역(102, 103)의 위치관계에 미리 여유를 갖게 해 놓을 필요가 있다. 그러나, 최근의 반도체 미세가공기술에서는 0.5μm 전후 선폭의 미세선을 가공하는 경우, 가공선폭치수 정밀도는 0.05μm 정도까지 얻어지는데 대하여, 중합 치수 정밀도는 0.1 내지 0.2μm 정도까지밖에 얻어지지 않는다. 즉, 스플릿 게이트형 메모리셀에서는 각 게이트 전극(111, 113)의 중합 치수 정밀도가 낮은 것으로 인해 미세화가 방해된다는 문제가 있다.
이와 같이, 스플릿 게이트형 메모리셀을 이용하는 플래쉬 EEPROM에는 과잉 소거의 문제는 없지만, 고집적화가 곤란하다는 문제가 있다.
그런데, 최근, MOS (Metal Oxide Semiconductor) 트랜지스터, MIS (Metal Isulator Semiconductor) 트랜지스터, IGFET (Insulated Gate Field Effect Transistor), JFET (Junction Field Effect Transistor)에서도 더욱 더 미세화가 요구되고 있다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로 이하의 목적을 갖는 것이다.
1] 미세한 스플릿 게이트형 트랜지스터 및 그 제조 방법을 제공한다.
2] 과잉소거의 문제가 없이 고집적화가 가능한 불휘발성 반도체 메모리를 제공한다.
과제를 해결하기 위한 수단
청구항8 기재의 발명은 플로팅 게이트 전극(8)의 측벽부에 형성된 측벽 스페이서(12, 13)와, 그 측벽 스페이서를 덮도록 형성된 부분(14)으로 이루어지는 선택게이트(10)를 갖는 제어 게이트 전극(9)을 구비한 것을 그 요지로 한다.
청구항9 기재의 발명은 반도체 기판(1) 상에 형성된 플로팅 게이트 전극(8)과, 플로팅 게이트 전극의 측벽부에 형성된 측벽 스페이서(12, 13)와, 그 측벽 스페이서를 덮도록 형성된 부분(14)으로 이루어지는 선택 게이트(10)를 갖는 제어 게이트 전극(9)과, 선택 게이트에 대응하는 위치의 반도체 기판상에 형성된 드레인 영역(4) 또는 소스 영역을 구비한 것을 그 요지로 한다.
청구항12 기재의 발명은 반도체 기판(1) 상에 플로팅 게이트 전극(8)을 형성하는 공정과, 플로팅 게이트 전극의 측벽부에 측벽 스페이서(12, 13)를 형성하는 공정과, 그 측벽 스페이서는 도전성 재료로 이루어지는 것과, 측벽 스페이서와 그 위에 형성된 도전성 재료막(24)으로 이루어지는 후막부(15)와, 도전성 재료막만으로 이루어지는 박막부(16)를 구비한 선택 게이트(10)를 갖는 제어 게이트 전극(9)을 형성하는 공정과, 플로팅 게이트 전극을 이온 주입용 마스크로서 반도체 기판에 불순물 이온을 주입하여 소스 영역(3) 또는 드레인 영역을 형성하는 공정과, 제어 게이트 전극을 이온 주입용 마스크로서 반도체 기판에 불순물 이온을 주입하여 드레인 영역(4) 또는 소스 영역을 형성할 때에 선택 게이트의 박막부를 불순물 이온이 관통하도록 이온 주입 조건을 설정하는 공정을 구비한 것을 그 요지로 한다.
청구항13 기재의 발명은 반도체 기판(1) 상에 제1절연막(6)을 형성하는 공정과, 제1절연막 상에 플로팅 게이트 전극(8)을 형성하는 공정과, 플로팅 게이트 전극 상에 제2절연막(7)을 형성하는 공정과, 상기 공정에서 형성된 디바이스 위에 도전성 재료막(22, 23)을 형성하고 그 도전성 재료막을 에치백함으로써 플로팅 게이트 전극의 측벽부에 측벽 스페이서(12, 13)를 형성하는 공정과, 상기 공정에서 형성된 디바이스 위에 도전성 재료막(24)을 형성하고 그 도전성 재료막을 이방성 에칭함으로써 측벽 스페이서와 그 위에 형성된 도전성 재료막으로 이루어지는 후막부(15)와, 도전성 재료막만으로 이루어지는 박막부(16)를 구비한 선택 게이트(10)를 갖는 제어 게이트 전극(9)을 형성하는 공정과, 플로팅 게이트 전극을 이온 주입용 마스크로서 반도체 기판에 불순물 이온을 주입하여 소스 영역(3) 또는 드레인 영역을 형성하는 공정과, 제어 게이트 전극을 이온 주입용 마스크로서 반도체 기판에 불순물 이온을 주입하여 드레인 영역(4) 또는 소스 영역을 형성할 때에 선택 게이트의 박막부를 불순물 이온이 관통하도록 이온 주입 조건을 설정하는 공정을 구비한 것을 그 요지로 한다.
청구항19 기재의 발명은 청구항 8 또는 9 어느 1항 기재의 스플릿 게이트형 트랜지스터를 메모리셀로서 이용하는 것을 그 요지로 한다.
청구항20 기재의 발명은 청구항12 또는 13 어느 1항 기재의 스플릿 게이트형 트랜지스터의 제조 방법에 의해서 제조된 스플릿 게이트형 트랜지스터를 메모리셀로서 이용하는 것을 그 요지로 한다.
발명의 실시 형태
(제1실시형태)
이하, 본 발명을 스플릿 게이트형 메모리셀을 이용한 플래쉬 EEPROM에 구체화한 제1실시형태를 도면에 따라서 설명한다.
제1도는 본 실시형태의 플래쉬 EEPROM의 메모리셀 어레이의 일부단면도이다.또한, 제2도는 제1도의 주요부 확대도이다.
P형 단결정 실리콘 기판(1) 상에는 복수개의 스플릿 게이트형 메모리셀(스플릿 게이트형 트랜지스터)(2)가 배치되어 있다. 각 메모리셀(2)은 소스 영역(3), 드레인 영역(4), 채널 영역(5), 실리콘 산화막(6, 7), 플로팅 게이트 전극(8), 제어 게이트 전극(9)으로 구성된다.
P형 단결정 실리콘 기판1에는 N형 소스 영역(3) 및 드레인 영역(4)이 형성되어 있다. 소스 영역(3)과 드레인 영역(4)에 끼인 채널 영역(5) 상에는 얇은 실리콘 산화막(6)을 통해 플로팅 게이트 전극(8)이 형성되어 있다. 플로팅 게이트 전극(8) 상에는 두꺼운 실리콘 산화막(7)을 통해 제어 게이트 전극(9)이 형성되어 있다. 여기서, 제어 게이트 전극(9)의 일부는 실리콘 산화막(6, 7)을 통해 채널 영역(5) 상에 배치되어 선택 게이트(10)를 구성하고 있다. 그 선택 게이트(10)에 의해 개개의 메모리셀 자신을 선택하기 위한 선택 트랜지스터(11)가 구성된다. 또한, 실리콘 기판 표면에서 플로팅 게이트 전극(8)의 바로 아래 부분 이외의 각 실리콘 산화막(6, 7)은 적층되어 일체화하고 있다.
여기서, 선택 게이트(10)는 플로팅 게이트 전극(8) 및 실리콘 산화막(7)의 측벽부에 형성된 측벽 스페이서(12, 13)와 그 측벽 스페이서(12, 13)를 덮도록 형성된 부분(14)으로 구성된다.
따라서, 제2도에 도시한 바와 같이 선택 게이트(10)에서 측벽 스페이서(12, 13) 및 부분(14)으로 이루어지는 부분의 막 두께는 부분(14)만으로 이루어지는 부분에 비해 두텁게 되어 있다. 이하, 이 선택 게이트(10)에서의 막 두께가 두꺼운부분[각 측벽 스페이서(12, 13) 및 부분(14)로 이루어지는 부분]을 후막부(15)라고 부르고, 선택 게이트(10)에서의 후막부(15) 이외의 부분[부분14만으로 이루어지는 부분]을 박막부(16)라고 부른다.
제3도는 본실시 형태의 플래시 EEPROM의 메모리셀 어레이의 일부평면도이다. 또한, 제1도는 제3도에서의 A-A선 단면이다.
제3도에 도시한 바와 같이, 실리콘 기판(1) 상에는 필드 절연막(21)이 형성되고, 그 필드절연막(21)에 의해서 각 메모리셀(2) 사이의 소자분리가 행해지고 있다. 제3도의 세로방향으로 배치된 각 메모리셀(2)의 소스 영역(3)은 공통으로 되어 있다. 또한, 제3도의 세로방향에 배치된 각 메모리셀(2)의 제어 게이트 전극(9)은 공통으로 되어 있고, 그 제어 게이트 전극(9)에 의해서 후술하는 워드선이 구성된다. 또한, 제3도의 세로방향으로 배치되어 있는 각 드레인 영역(4)은 비트선 콘택트(28)를 통해 후술하는 비트선과 접속되어 있다.
다음으로, 본 실시형태의 제조 방법을 제4도 내지 제8도에 따라서 순서에 따라 설명한다.
공정1(제4도(a) 참조) ; 선택 산화법(LOCOS: Local Oxidation on Silicon)을 이용하고, 실리콘 기판(1) 상에 필드절연막(21)(도시 생략)을 형성한다. 다음으로, 실리콘 기판(1) 상에서 필드절연막(21)의 형성되어 있지 않은 부분(소자 영역)에 열산화법을 이용하여 실리콘 산화막(6)(막 두께; 10 내지 15nm정도)을 형성한다.
공정2(제4도(b) 참조) ; 실리콘 산화막(6) 상에 도프된 폴리실리콘 막(막 두께; 200nm정도)을 형성한 후, 통상의 포토리소그래피 기술을 이용하여 플로팅 게이트 전극(8)을 형성한다. 또한, 도프된 폴리실리콘 막의 형성 방법에는 이하의 것이 있다.
방법1; LPCVD (Low Pressure Chemical Vaper Deposition) 법을 이용하여 폴리실리콘 막을 형성할 때에 불순물을 포함한 가스를 혼입한다.
방법2; LPCVD 법을 이용하여 도프되지 않은 폴리실리콘 막을 형성한 후에, 폴리실리콘 막상에 불순물 확산원층(POCl3등)을 형성하고, 그 불순물 확산원층으로부터 폴리실리콘 막으로 불순물을 확산시킨다.
방법3; LPCVD 법을 이용하여 도프되지 않은 폴리실리콘 막을 형성한 후, 불순물 이온을 주입한다.
공정3(제4도(c) 참조) ; 열산화법이나 LPCVD 법 또는 이들을 병용하여 이용하고, 플로팅 게이트 전극(8) 또는 실리콘 산화막(6) 위에 실리콘 산화막(7)(막 두께; 30 내지 40nm)을 형성한다. 이 때, 각 실리콘 산화막(6, 7)은 적층되어 일체화된다.
공정4(제5도(a) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 도프된 폴리 실리콘 막(22)(막 두께; 300nm정도)을 형성한다.
공정5(제5도(b) 참조) ; 마스크 없이 RIE (Reactive Ion Etching) 법을 이용하고, 도프된 폴리실리콘 막(22)을 그 퇴적막 두께와 같은 300nm정도만 에치백한다. 그 결과, 플로팅 게이트 전극(8) 및 실리콘 산화막(7)의 측벽부 (단차의 코너부)에 형성되어 있는 도프된 폴리실리콘 막(22)만이 0.15μm 정도의 폭으로 남아측벽 스페이서(12)가 형성된다.
이 때, 도프된 폴리실리콘 막(22)의 형성 조건 및 RIE 법의 조건을 같게 하면, 제2도에 도시한 측벽 스페이서(12)의 폭L3 (=0.15μm)은 항상 같아진다. 즉, 측벽 스페이서(12)의 폭L3의 제어성 및 재현성은 매우 높다. 또한, 후술하는 바와 같이 본 공정은 선택 게이트(10)에 후막부(15)와 박막부(16)를 형성하는 것이 목적이다. 따라서, 플로팅 게이트 전극(8)의 측벽부 이외의 영역의 도프된 폴리실리콘 막(22)을 모두 제거하지 않고, 적당한 에치백량으로 정지시키며, 플로팅 게이트 전극(8)의 측벽부 이외에도 얇은 도프된 폴리실리콘 막(22)을 남겨도 좋은 것은 말할 필요도 없다.
공정6(제5도(c) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 도프된 폴리실리콘 막(23)(막 두께; 300nm정도)을 형성한다.
공정7(제6도(a) 참조) ; 마스크 없이 RIE 법을 이용하고, 도프된 폴리실리콘 막(23)을 그 퇴적막 두께와 같은 300nm 정도만 에치백한다. 그 결과, 측벽 스페이서(12)상에 형성되어 있는 도프된 폴리실리콘 막(23)만이 0.15μm 정도의 폭으로 남아 측벽 스페이서(13)가 형성된다.
이 때, 도프된 폴리실리콘 막(23)의 형성조건 및 RIE 법의 조건을 같게 하면, 제2도에 도시한 측벽 스페이서(13)의 폭L4 (=0.15μm)은 항상 같아진다. 즉, 측벽 스페이서(13)의 폭L4의 제어성 및 재현성은 매우 높다.
공정8(제6도(b) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 도프된 폴리실리콘 막(24)(막 두께; 200nm정도)을 형성한다. 다음으로, 상기 공정에서 형성된 디바이스의 전면에 레지스트를 도포한 후, 통상의 포토리소그래피 기술을 이용하여 제어 게이트 전극(9)을 형성하기 위한 에칭용 마스크(25)를 형성한다.
공정9(제6도(c) 참조) ; 에칭용 마스크(25)를 이용한 이방성 에칭에 의해 도프된 폴리실리콘 막(24)을 에칭하여 제어 게이트 전극(9)을 형성한다. 이 이방성 에칭에서는 제거하는 도프된 폴리실리콘 막(24)의 하부측에 있는 각 측벽 스페이서(12, 13)에 대해서도 도프된 폴리실리콘 막(24)과 동시에 제거한다. 그 후, 에칭용 마스크(25)를 박리한다.
이 때, 제7도(a)에 도시한 바와 같이 에칭용 마스크(25)의 위치가 플로팅 게이트 전극(8)에 대하여 다소라도 어긋난 경우에는, 제7도(b)에 도시한 바와 같이 제2도에 도시한 선택 게이트(10)의 박막부(16)의 폭L5이 변하게 된다. 그러나, 에칭용 마스크(25)의 위치가 대폭 어긋나서 박막부(16)가 모두 에칭 제거되었다고 해도 후막부(15)의 폭L6은 변하지 않는다. 후막부(15)의 폭L6이 변하는 것은 에칭용 마스크(25)의 위치가 극단적으로 어긋나서 후막부(15)의 일부가 에칭제거된 경우뿐이다. 그러나, 에칭용 마스크(25)의 중합 정밀도는 0.1 내지 0.2μm 정도까지 용이하게 얻어진다. 그 때문에, 에칭용 마스크(25) 위치가 극단적으로 어긋나는 일은 없으며, 박막부(16)의 폭 L5이 변하는 일은 있더라도 후막부(15)의 폭L6이 변하는 일은 없다.
여기서, 후막부(15)의 폭L6은 각 측벽 스페이서(12, 13)의 폭L3, L4과 도프된 폴리실리콘 막(24)의 막 두께에 의해서 규정된다. 따라서, 각 측벽 스페이서(12, 13)의 형성조건[도프된 폴리실리콘 막(22, 23)의 형성조건 및 RIE 법의 조건] 및 도프된 폴리실리콘 막(24)의 형성조건을 같게 하면, 후막부(15)의 폭L6은 항상 같아진다. 즉, 후막부(15)의 폭L6의 제어성 및 재현성은 매우 높다.
공정10(제8도(a) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 레지스트를 도포한 후, 통상의 포토리소그래피 기술을 이용하여 소스 영역(3)을 형성하기 위한 이온 주입용 마스크(26)를 형성한다. 다음으로, 통상의 이온주입법을 이용하고, 인 이온(P+)을 주입에너지; 40keV 정도로 도우즈량; 1 내지 4x1015atoms/cm2정도 주입해서 소스 영역3을 형성한다. 그 후, 이온 주입용 마스크(26)를 박리한다.
이 때, 이온 주입용 마스크(26)는 적어도 실리콘 기판(1)상의 드레인 영역(4)으로 이루어지는 부분을 덮도록 형성함과 동시에, 플로팅 게이트 전극(8) 상을 비어 나오지 않도록 형성한다. 그 결과, 소스 영역(3)의 위치는 플로팅 게이트 전극(8)의 단부에 의해서 규정된다.
공정11(제8도(b) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 레지스트를 도포한 후, 통상의 포토리소그래피 기술을 이용하여 드레인 영역(4)을 형성하기 위한 이온 주입용 마스크(27)를 형성한다. 다음으로, 통상의 이온주입법을 이용하여 비소 이온(As+)을 주입에너지; 500keV 정도로 도우즈량; 1 내지 4x1015atoms/cm2정도 주입한다.
이 때, 이온 주입용 마스크(27)는 적어도 소스 영역(3)을 덮도록 형성한다. 여기서, 주입에너지; 500keV에서의 비소 이온의 주입 거리는 0.3μm 정도이기 때문에, 선택 게이트(10)의 박막부(16)에 주입된 비소 이온은 박막부(16) 및 실리콘 산화막(6, 7)을 관통하여 실리콘 기판(1) 내에 도달하여 드레인 영역(4)을 형성한다. 한편, 선택 게이트(10)의 후막부(15)에 주입된 비소 이온은 실리콘 기판(1)에 도달하는 일없이 후막부(15) 내에서 정지한다. 그 결과, 드레인 영역(4)의 위치는 선택 게이트(10)의 단부가 아니고 후막부(15)의 폭L6에 의해서 규정된다. 즉, 드레인 영역(4)은 후막부(15)에 의해서 자기 정합적으로 형성된다. 그리고, 선택 트랜지스터(11)의 채널 길이는 후막부(15)의 폭L6과 같게 된다. 또한, 본 실시 형태에서는 각 측벽 스페이서(12, 13)의 폭L3, L4 ; 0.15μm이고, 도프된 폴리실리콘 막(24)의 막 두께; 200nm이기 때문에, 후막부(15)의 폭L6 [= 선택 트랜지스터(11)의 채널 길이]은 0.5μm가 된다.
그 후, 이온 주입용 마스크(27)를 박리하면, 본 실시형태의 플래쉬 EEPROM의 메모리셀 어레이가 완성된다. 제9도에는 본 실시형태의 플래쉬 EEPROM(151)의 전체구성을 도시한다. 또한, 플래쉬 EEPROM(151)에 관해서는 WO92/18980에 개시되어 있다.
메모리셀 어레이(152)는 복수개의 스플릿 게이트형 메모리셀(2)이 매트릭스 상으로 배치되어 구성되어 있다. 행(로우) 방향에 배열된 각 메모리셀(2)의 공통의 제어 게이트 전극(9)은 공통의 워드선WLa 내지 WLz를 구성하고 있다. 열(컬럼) 방향으로 배열된 각 메모리셀(2)의 공통의 드레인 영역(4)은 공통의 비트선BLa 내지 BLz에 접속되어 있다. 모든 메모리셀(2)의 소스 영역(3)은 공통 소스선SL에 접속 되어 있다.
각 워드선WLa 내지 WLz는 로우 디코더(153)에 접속되고, 각 비트선BLa 내지BLz는 컬럼 디코더(154)에 접속되어 있다. 외부에서 지정된 로우 어드레스 및 컬럼 어드레스는 어드레스핀(155)에 입력된다. 그 로우 어드레스 및 컬럼 어드레스는 어드레스핀(155)으로부터 어드레스 버퍼(156)를 통해 어드레스 래치(157)로 전송된다. 어드레스 래치(157)에서 래치된 각 어드레스 중 로우 어드레스는 로우 디코더(153)로 전송되고, 컬럼 어드레스는 컬럼 디코더(154)로 전송된다. 로우 디코더(153)는 그 로우 어드레스에 대응한 하나의 워드선 WLa 내지 WLz를 선택하고, 그 선택한 워드선의 전위를 제10도에 도시한 각 동작모드(기입모드, 소거모드, 판독모드)에 대응하여 제어한다. 컬럼 디코더(154)는 그 컬럼 어드레스에 대응한 비트선 BLa 내지 BLz를 선택하고, 그 선택한 비트선의 전위를 제10도에 도시한 각 동작 모드에 대응하여 제어한다.
공통 소스선SL은 소스선 바이어스 회로(162)에 접속되어 있다. 소스선 바이어스 회로(162)는 공통 소스선SL의 전위를 제10도에 도시한 각 동작모드에 대응하여 제어한다.
외부에서 지정된 데이터는 데이터핀(158)에 입력된다. 그 데이터는 데이터 핀(158)으로부터 입력 버퍼(159)를 통해 컬럼 디코더(154)로 전송된다. 컬럼 디코더(154)는 상기한 바와 같이 선택한 비트선 BLa 내지 BLz의 전위를 그 데이터에 대응하여 제어한다.
임의의 메모리셀(2)로부터 판독된 데이터는 비트선 BLa 내지 BLz로부터 컬럼 디코더(154)를 통해 감지 증폭기군(160)으로 전송된다. 감지 증폭기군(160)은 수개의 감지 증폭기(도시 생략)로 구성되어 있다. 컬럼 디코더(154)는 선택한비트선BLa 내지 BLz와 각 감지 증폭기를 접속한다. 감지 증폭기군(160)에서 판별된 데이터는 출력 버퍼(161)로부터 데이터핀(158)을 통해 외부로 출력된다.
또한, 상기 각 회로(153 내지 162)의 동작은 제어코어회로(163)에 의해서 제어된다. 이와 같이, 본 실시형태에 따로면 이하의 작용 및 효과를 얻을 수 있다. (1) 스플릿 게이트형 메모리셀(2)에는 선택 트랜지스터(11)가 설치되기 때문에, 개개의 메모리셀(2)에 그 자신을 선택하는 기능이 있다. 그 때문에, 스플릿 게이트형 메모리셀(2)을 이용한 플래쉬 EEPROM 에서 과잉소거가 발생했다고 해도 선택 트랜지스터(11)에 의해서 메모리셀(2)의 도통·비도통을 제어할 수 있다. 따라서, 과잉소거의 문제가 없어진다.
(2) 선택 게이트(10)가 후막부(15) 및 박막부(16)로 구성된다. 여기서, 제어 게이트 전극(9)을 형성하기 위한 에칭용 마스크(25)의 위치가 플로팅 게이트 전극(8)에 대하여 극단적으로 틀어지지 않는 한, 후막부(15)의 폭L6은 변하지 않는다. 그리고, 후막부(15)를 이온 주입용 마스크로서 불순물 이온을 주입함으로써 드레인 영역(4)이 형성된다. 따라서, 제7도(a)에 도시한 바와 같이 에칭용 마스크(25)의 위치가 틀어진 경우라도, 제7도(c)에 도시한 바와 같이 후막부(15)의 폭L6에 의해서 규정되는 드레인 영역(4)의 위치가 어긋나는 일은 없다. 그리고, 후막부(15)의 폭L6의 제어성 및 재현성은 매우 높기 때문에, 후막부(15)의 폭L6과 같은 선택 트랜지스터(11)의 채널길이는 항상 같은 길이가 된다.
즉, 본 실시형태에 따르면, 선택 게이트(10)에 설치한 후막부(15)를 이용하여 자기 정합적으로 드레인 영역(4)을 형성함으로써 선택 트랜지스터(11)의 채널길이를 일정하게 할 수 있다. 따라서, 중합 치수 정밀도가 낮은 경우라도 미세한 스플릿 게이트형 메모리셀(2)을 용이하게 형성하는 것이 가능하다.
(3) 상기 (1) (2)에서 과잉소거의 문제를 해소한 후, 플래쉬 EEPROM(151)의 고집적화를 꾀할 수 있다.
(제2실시형태)
이하, 본 발명을 MOS 트랜지스터에 구체화한 제2실시형태를 제11도에 따라서 설명한다.
제11도는 본 실시형태의 MOS 트랜지스터(51)의 단면도이다.
MOS 트랜지스터(51)는 소스·드레인 영역(52, 53), 채널 영역(54), 실리콘 산화막(55), 게이트 전극(56)으로 구성된다.
단결정 실리콘 기판(57) 상에는 소스·드레인 영역(52, 53)이 형성되어 있다. 각 소스·드레인 영역(52, 53)에 끼인 채널 영역(54) 상에는 실리콘 산화막(55)을 통해 게이트 전극(56)이 형성되어 있다. 소스·드레인 영역(54) 상에는 실리콘기판(57)과는 반대의 도전성의 불순물이 도프된 도프된 폴리실리콘층(58)이 형성되어 있다. 게이트 전극(56)은 도프된 폴리실리콘층(58)의 측벽부에 형성된 측벽 스페이서로 이루어진다.
MOS 트랜지스터(51)를 제조하기 위해서는, 우선 실리콘 기판(57) 상에 도프된 폴리실리콘층(58)을 형성한다. 다음으로, 도프된 폴리실리콘층(58)으로부터 실리콘 기판(57)에 불순물을 확산시켜서 소스·드레인 영역(53)을 형성한다. 계속해서, 상기 공정에서 형성된 디바이스의 전면에 실리콘 산화막(55)을 형성한다. 다음으로, 상기 공정에서 형성된 디바이스의 전면에 도프된 폴리실리콘 막을 퇴적한 후, 마스크 없이 RIE 법을 이용하여 해당 도프된 폴리실리콘 막을 에치백한다. 그 결과, 도프된 폴리실리콘층(58)의 측벽부에 형성된 도프된 폴리실리콘 막만이 남아 게이트 전극(56)이 형성된다. 그리고, 게이트 전극(56) 및 도프된 폴리실리콘층(58)을 이온 주입용 마스크로서 실리콘 기판(57)에 불순물 이온을 주입하고, 소스·드레인 영역(52)을 형성하여 MOS 트랜지스터(51)를 완성한다.
이와 같이, 본 실시형태에 따르면 이하의 작용 및 효과를 얻을 수 있다.
(1) 에치백에 의해서 형성된 측벽 스페이서에 의해서 게이트 전극(56)이 형성된다. 그 때문에, 폭이 좁은 게이트 전극(56)을 용이하게 형성할 수 있다.
(2) 제1실시형태에서의 측벽 스페이서(12, 13)의 경우와 같이, 게이트 전극(56)의 폭의 제어성 및 재현성은 매우 높다.
(3) 상기 (1) (2)보다, 미세한 MOS 트랜지스터(51)를 용이하게 형성할 수 있다.
종래, MOS 트랜지스터를 제조할 때는, 우선 게이트 전극의 형성재료로 막을 형성하고, 다음으로 그 위에 에칭용 마스크를 형성하고, 계속해서 에칭을 행하므로써 원하는 형상의 게이트 전극을 형성하고 있었다. 따라서, 폭이 좁은 게이트 전극을 형성하기 위해서는 에칭용 마스크의 폭을 좁게 해야만 한다. 그러나, 폭이 좁은 에칭용 마스크를 정확히 형성하는 것은 어려워 그 제어성 및 재현성은 낮았다.
반면, 본 실시 형태에서는 게이트 전극(56)의 형성에 에칭용 마스크를 이용하지 않기 때문에 종래의 문제를 회피할 수 있다.
(제3실시형태)
이하, 본 발명을 MOS 트랜지스터에 구체화한 제3실시형태를 제12도에 따라서 설명한다. 또한, 본 실시형태에서 제2실시형태와 같은 구성부재에 관해서는 부호를 같이 하여 그 상세한 설명을 생략한다.
제12도는 본 실시형태의 MOS 트랜지스터(61)의 단면도이다. MOS 트랜지스터(61)는 소스·드레인 영역(52, 53), 채널 영역(54), 실리콘 산화막(55), 게이트 전극(62)으로 구성된다. 게이트 전극(52)은 실리콘 기판(57) 상에 형성된 박막부(64)와 도프된 폴리실리콘층(581)의 측벽부에 형성된 후막부(63)로 구성된다.
MOS 트랜지스터(61)를 제조하기 위해서는, 우선 실리콘 기판(57) 상에 도프된 폴리실리콘층(58)을 형성한다. 다음으로, 도프된 폴리실리콘층(58)으로부터 실리콘 기판(57)에 불순물을 확산시켜서 소스·드레인 영역(53)을 형성한다. 계속해서, 상기 공정에서 형성된 디바이스의 전면에 실리콘 산화막(55)을 형성한다. 다음으로, 상기 공정에서 형성된 디바이스의 전면에 도프된 폴리실리콘 막을 퇴적한 후, 에칭용 마스크를 이용한 이방성 에칭에 의해 해당되는 도프된 폴리실리콘 막을 원하는 형상으로 에칭하여 게이트 전극(62)을 형성한다. 그리고, 게이트 전극(62) 및 도프된 폴리실리콘층(58)을 이온 주입용 마스크로서 실리콘 기판(57)에 불순물 이온을 주입한다. 이 때, 게이트 전극(62)의 박막부(64)에 주입된 불순물 이온은 박막부(64) 및 실리콘 산화막(55)을 관통하여 실리콘 기판(57) 내에 도달하여 소스·드레인 영역(52)을 형성한다. 한편, 게이트 전극(62)의 후막부(63)에 주입된 불순물 이온은 실리콘 기판(57)에 도달하는 일없이 후막부(63) 내에서 정지한다. 즉, 소스·드레인 영역(52)은 후막부(63)에 의해서 자기 정합적으로 형성된다. 그리고, MOS 트랜지스터(61)의 채널 길이는 후막부(63)의 폭과 같게 된다. 여기서, 후막부(63)의 폭의 제어성 및 재현성은 매우 높기 때문에 MOS 트랜지스터(61)의 채널 길이는 항상 같다.
이와 같이, 본 실시형태에 따르면, 제1실시형태 및 제2실시형태와 같은 작용에 의해 미세한 MOS 트랜지스터(61)를 높은 제어성 및 재현성으로 제조할 수 있다.
(제4실시형태)
이하, 본 발명을 스플릿 게이트형 메모리셀을 이용한 플래쉬 EEPROM에 구체화한 제4실시형태를 제13도 및 제14도에 따라서 설명한다. 또한, 본 실시형태에서 제1실시형태와 같은 구성부재에 관해서는 부호를 같이 하여 그 상세한 설명을 생략한다.
제13도는 본 실시형태의 플래쉬 EEPROM의 메모리셀 어레이의 일부단면도이다. 본 실시형태에서 제1실시형태와 다른 것은 각 측벽 스페이서(12, 13)가 생략되고, 선택 게이트(10)가 되는 도프된 폴리실리콘 막(24)이 플로팅 게이트 전극(8) 및 실리콘 산화막(7)의 측벽부에 직접 형성되어 있는 점뿐이다. 그 때문에, 선택 게이트(10)는 실리콘 기판(1) 상에 형성된 박막부(72)와 플로팅 게이트 전극(8)의 측벽부에 형성된 후막부(71)로 구성된다.
본 실시형태에 있어서, 드레인 영역(4)을 형성하는 공정에서는 제14도에 도시한 바와 같이 선택 게이트(10)의 박막부(72)에 주입된 비소 이온이 박막부(72)및 실리콘 산화막(6, 7)을 관통하여 실리콘 기판(1) 내에 도달하고 드레인 영역(4)이 형성된다. 한편, 선택 게이트(10)의 후막부(71)에 주입된 비소 이온은 실리콘 기판(1)에 도달하는 일없이 후막부(71) 내에서 정지한다. 그 결과, 드레인 영역(4)의 위치는 선택 게이트(10)의 단부가 아니고 후막부(71)의 폭에 의해서 규정된다. 즉, 드레인 영역(4)은 후막부(71)에 의해서 자기 정합적으로 형성된다. 그리고, 선택 트랜지스터(11)의 채널 길이는 후막부(71)의 폭과 같아진다. 여기서, 후막부(71)의 폭의 제어성 및 재현성은 매우 높기 때문에, 선택트랜지스터(11)의 채널 길이는 항상 같게 된다.
이와 같이, 본실시형태에 따르면, 제1실시형태와 같은 작용 및 효과에 더하여 이하의 작용 및 효과를 얻을 수 있다.
(1) 각 측벽 스페이서(12, 13)가 생략되기 때문에, 본 실시형태의 후막부(71)의 폭은 제1 실시형태의 후막부(15)의 폭보다도 좁게 된다. 따라서, 본 실시형태에 따르면, 제1 실시형태보다도 더욱더 미세한 스플릿 게이트형 메모리셀(2)을 얻을 수 있다.
(2) 상기 (1)보다, 제1실시형태보다도 훨씬 플래쉬 EEPROM(151)의 고집적화를 꾀할 수 있다.
(제5실시형태)
이하, 본 발명을 스플릿 게이트형 메모리셀을 이용한 플래쉬 EEPROM에 구체화한 제5실시형태를 도면에 따라서 설명한다. 또한, 본 실시 형태에서 제4실시 형태와 같은 구성부재에 관해서는 부호를 같이 하여 그 상세한 설명을 생략한다.
제15도는 본 실시형태의 플래쉬 EEFROM의 메모리셀 어레이의 일부 단면도이다.
본 실시형태에서 제4실시형태와 다른 것은 선택 게이트(10)의 후막부(71)의 측벽부[선택 게이트(10)의 단차의 코너부]에 측벽 스페이서(81, 82)가 형성되어 있는 점뿐이다.
다음으로, 본 실시형태의 제조 방법을 제4도, 제16도 내지 제19도에 따라서 순서에따라 설명한다.
공정1(제4도(a) 참조) 내지 공정3(제4도(c) 참조) ; 제1실시 형태의 공정1 내지 공정3과 같다.
공정4(제16도(a) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 도프된 폴리실리콘 막(24)(막 두께; 200nm정도)을 형성한다.
공정5(제16도(b) 참조) ; CVD 법을 이용하여 도프된 폴리실리콘 막(24) 상에 실리콘 산화막(83)(막 두께; 300nm정도)을 형성한다.
공정6(제16도(c) 참조) ; 마스크 없이 RIE 법을 이용하여 실리콘 산화막(83)을 그 퇴적막 두께와 같은 300nm정도만 에치백한다. 그 결과, 플로팅 게이트 전극 8에의해서 형성되는 도프된 폴리실리콘 막(24)의 단차의 코너부에 형성되어 있는 실리콘 산화막(83)만이 0.15μm 정도의 폭으로 남아 측벽 스페이서(81)가 형성된다.
이 때, 실리콘 산화막(83)의 형성조건 및 RIE 법의 조건을 같게 하면, 측벽 스페이서(81)의 폭은 항상 같아진다. 즉, 측벽 스페이서(81)의 폭의 제어성 및 재현성은 매우 높다.
공정7(제17도(a) 참조) ; CVD 법을 이용하여 상기 공정에서 형성된 디바이스의 전면에 실리콘 산화막(84)(막 두께; 300nm정도)을 형성한다.
공정8(제17도(b) 참조) ; 마스크 없이 RIE 법을 이용하여 실리콘 산화막(84)을 그 퇴적막 두께와 같은 300nm정도만 에치백한다. 그 결과, 측벽 스페이서(81) 상에 형성되어 있는 실리콘 산화막(84)만이 0.15μm정도의 폭으로 남아 측벽 스페이서(82)가 형성된다.
여기서, 측벽 스페이서(81)와 같이 측벽 스페이서(82)의 폭의 제어성 및 재현성도 매우 높다.
공정9(제18도(a) 참조) ; 제어 게이트 전극(9)을 형성하기 위한 에칭용 마스크(25)를 형성한다.
공정10(제18도(b) 참조) ; 에칭용 마스크(25)를 이용한 등방성 에칭 등에 의해 각 측벽 스페이서(81, 82)를 제거한다. 다음으로, 에칭용 마스크(25)를 이용한 이방성 에칭에 의해 도프된 폴리실리콘 막(24)을 에칭하여 제어 게이트 전극9을 형성한다. 그 후, 에칭용 마스크(25)를 박리한다.
이 때, 에칭용 마스크(25)의 위치가 플로팅 게이트 전극(8)에 대하여 다소라도 어긋나는 경우에는 선택 게이트(10)의 박막부(72)의 폭이 변하게 된다. 그러나, 에칭용 마스크(25)의 위치가 극단적으로 어긋나지 않는 한, 각 측벽 스페이서(81, 82)가 에칭되는 일은 없어서 각 측벽 스페이서(81, 82)의 폭이 변하는 일은 없다.
공정11(제19도(a) 참조) ; 제1실시형태의 공정(10)과 같다.
공정12(제19도(b) 참조) ; 제1실시형태의 공정(11)과 같다.
이 때, 이온 주입용 마스크(27)는 적어도 소스 영역(3)을 덮도록 형성한다. 여기서, 주입에너지; 500keV에서의 비소 이온의 주입 거리는 0.3μm 정도이기 때문에, 선택 게이트(10)의 박막부(72)에서의 측벽 스페이서(81, 82)로부터 밀려 나와 있는 부분(85)에 주입된 비소 이온은 박막부(72) 및 실리콘 산화막(6, 7)을 관통하여 실리콘 기판(1) 중 내에 도달하여 드레인 영역(4)을 형성한다. 한편, 선택 게이트(10)의 후막부(71) 및 측벽 스페이서(81, 82)에 주입된 비소 이온은 실리콘 기판(1)에 도달하는 일없이 각 부(71, 72, 81, 82) 내에서 정지한다. 그 결과, 드레인 영역(4)의 위치는 선택 게이트(10)의 단부가 아니라 선택 게이트(10)의 후막부(71) 및 측벽 스페이서(81, 82)의 폭에 의해서 규정된다. 즉, 드레인 영역(4)은 후막부(71) 및 측벽 스페이서(81, 82)에 의해서 자기 정합적으로 형성된다.
그 후, 이온 주입용 마스크(27)를 박리하면, 본 실시형태의 플래쉬 EEPROM의 메모리셀 어레이가 완성된다. 이와 같이, 본 실시형태에 따르면, 제1실시형태와 같은 작용 및 효과에 더하여 이하의 작용 및 효과를 얻을 수 있다.
(1) 선택 게이트(10)의 후막부(71) 및 측벽 스페이서(81, 82)를 이온 주입용 마스크로서 불순물 이온을 주입함으로써 드레인 영역(4)이 형성된다. 따라서, 에칭용 마스크(25)의 위치가 어긋난 경우라도 후막부(71) 및 측벽 스페이서(81, 82)의 폭에 의해서 규정되는 드레인 영역4의 위치가 어긋나는 일은 없다. 그리고, 후막부(71)의 폭 및 측벽 스페이서(81, 82)의 폭 제어성 및 재현성은 매우 높다. 그 때문에, 선택 트랜지스터(11)의 채널 길이는 항상 같은 길이가 된다.
즉, 본 실시형태에 따르면, 선택 게이트(10)의 후막부(71) 및 측벽 스페이서(81, 82)를 이용하여 자기 정합적으로 드레인 영역(4)을 형성함으로써 선택 트랜지스터(11)의 채널 길이를 일정하게 할 수 있다. 따라서, 중합 치수 정밀도가 낮은 경우라도 미세한 스플릿 게이트형 메모리셀(2)을 용이하게 형성하는 것이 가능하다.
(2) 상기 (1)보다, 제1실시형태와 마찬가지로 플래쉬 EEPROM(151)의 고집적화를 꾀할 수 있다.
(3) 각 측벽 스페이서(81, 82)는 선택 게이트(10)의 상부에 형성되어 있으며, 각 측벽 스페이서(81, 82)는 선택 게이트(10)의 일부를 구성하고 있지 않다. 그 때문에, 각 측벽 스페이서(81, 82)를 도전물로 형성할 필요는 없고 어떠한 재질로 형성해도 된다. 상기 실시 형태에서는 실리콘 산화막(83, 84)에 의해서 각 측벽 스페이서(81, 82)를 형성하였지만, 그 이외의 재질로서는 실리콘 질화막, 도프된 폴리실리콘 막, 도프되지 않은 폴리실리콘 막 등이 있다. 또한, 그 형성방법으로는 CVD 법이나 PVD (Physical Vaper Deposition) 법이 있다.
반면, 제1실시형태에서는 각 측벽 스페이서(12, 13)가 부분(14)의 하측에 형성되어 있으며, 각 측벽 스페이서(12, 13)는 선택 게이트(10)의 일부를 구성하고 있다. 그 때문에, 각 측벽 스페이서(12, 13)를 도전물로 형성할 필요가 있다. 또한, 선택 게이트(10) 내를 전자가 이동하기 때문에, 각 측벽 스페이서(12, 13) 및 부분(14)의 재질은 같은 것이 바람직하다.
실시형태에서는 각 측벽 스페이서(81, 82)의 재질의 선택범위가 넓기 때문에, 제1실시형태에 비하여 제조가 용이하게 된다. 또한, 상기 각 실시형태는 아래와 같이 변경해도 되고, 그 경우라도 같은 작용 및 효과를 얻을 수 있다.
(1) 제1실시형태에서, 각 측벽 스페이서(12, 13)는 선택, 게이트(10)의 후막부(15)의 폭L6을 원하는 값으로 하기 위해서 설치된다. 따라서, 측벽 스페이서(12)의 폭L3을 넓게 하여 측벽 스페이서(13)를 생략해도 된다. 또한, 2개의 측벽 스페이서(12, 13)를 설치하지 않고, 3개이상의 측벽 스페이서를 설치하도록 해도 된다. 그 경우에는 형성하고 싶은 측벽 스페이서의 수만큼, 상기 공정4 및 공정5을 반복하면 된다.
(2) 제5실시형태에서, 측벽 스페이서(81)의 폭을 넓게 하여 측벽 스페이서(82)를 생략해도 된다. 또한, 2개의 측벽 스페이서(81, 82)를 설치하지 않고, 3개이상의 측벽 스페이서를 설치하도록 해도 된다. 그 경우에는 형성하고 싶은 측벽 스페이서의 수만큼, 상기 공정7 및 공정8을 반복하면 된다.
(3) 제1, 제4, 제5실시형태에서, 각 실리콘 산화막(6, 7)을 각각 실리콘 질화막 등의 다른 절연막으로 바꿔 놓는다. 또한, 이들 다른 절연막을 복수개 적층한 구조로 바꿔 놓는다.
(4) 제2, 제3실시형태에서, 실리콘 산화막(55)을 실리콘질화막 등의 다른 절연막으로 바꿔놓는다. 또한, 이들 다른 절연막을 복수개 적층한 구조로 바꿔놓는 다. 즉, MOS 트랜지스터가 아니라 MIS 트랜지스터에 적용해도 된다.
(5) 제1, 제4, 제5실시형태에서, 각 측벽 스페이서(12, 13), 부분(14), 플로팅 게이트 전극(8), 제어 게이트 전극(9)의 재질을 각각 도프된 폴리실리콘 이외의도전성 재료(고융점 금속을 포함하는 각종 금속, 실리사이드 등)로 바꿔놓는다.
(6) 제2, 제3실시형태에서, 게이트 전극(56, 62)의 재질을 각각 도프된 폴리실리콘 이외의 도전성 재료(고융점 금속을 포함하는 각종 금속, 실리사이드 등)로 바꿔놓는다. 즉, MOS 트랜지스터가 아니라 IGFET에 적용해도 된다.
(7) 제2, 제3실시형태에서, 실리콘 산화막(55)을 생략한다. 즉, MOS 트랜지스터가 아니라 JEET에 적용해도 된다.
(8) 제2, 제3실시형태에서, 도프된 폴리실리콘층(58)을 불순물 확산원으로서 이용되는 적절한 재질(POCl3, PSG (Phospho Silicate Glass), BSG (Boro Silicate Glass), AsSG (Arsentic Silicate Glass) 등)로 이루어지는 층으로 바꿔놓는다.
(9) 제1실시형태에서, 선택 게이트(10)로부터 박막부(16)를 생략한다. 또한, 제4실시형태에서, 선택 게이트(10)로부터 박막부(72)를 생략한다. 각 박막부(16, 72)는 불순물 이온이 관통하기 때문에 특별히 설치할 필요는 없다. 그러나, 중합 치수 정밀도의 정밀도를 고려하여 박막부(16, 72)를 설치하여 놓으면, 제어 게이트 전극(9)을 형성하기 위한 에칭용 마스크(25)의 위치가 어긋난다고 해도 선택 게이트(10)의 폭을 일정하게 할 수 있다.
(10) 제3실시형태에서, 게이트 전극(62)으로부터 박막부(64)를 생략한다. 박막부(64)는 불순물 이온이 관통하기 때문에, 특별히 설치할 필요는 없다. 그러나, 중합 치수 정밀도의 정밀도를 고려하여 박막부(64)를 설치하여 놓으면, 게이트 전극(62)을 형성하기 위한 에칭용 마스크의 위치가 어긋난다고 해도 게이트 전극(62)의 폭을 일정하게 할 수 있다.
(11) 제1, 제4, 제5실시형태에서, P형 단결정실리콘 기판(1)을 P형 웰로 바꿔 놓는다.
(12) 제1, 제4, 제5실시형태에서, 소스 영역(3)을 형성하기 위해서 주입하는 불순물 이온을 인 이온 이외의 N형 불순물 이온(비소, 안티몬 등)으로 바꿔놓는다. 또한, 드레인 영역(4)을 형성하기 위해서 주입하는 불순물 이온을 비소 이온 이외의 N형 불순물 이온(인, 안티몬 등)으로 바꿔놓는다.
(13) 제1, 제4, 제5실시형태에서, P형 단결정실리콘 기판(1)을 N형 단결정실리콘 기판 또는 N형 웰로 바꿔놓고, 소스 영역(3) 및 드레인 영역을 형성하기 위해서 주입하는 불순물 이온으로서 P형 불순물 이온(붕소, 인듐 등)을 이용한다.
(14) 제1, 제4, 제5실시형태에서, 스플릿 게이트형 메모리셀(2)의 소스 영역(3)을 드레인 영역으로 하고 드레인 영역(4)을 소스 영역으로 한다.
제20도에, 이 경우의 플래쉬 EEPROM(171)의 전체 구성을 도시한다. 또한, 플래쉬 EEPROM(171) 에 대해서는 USP-5029130에 개시되어 있다.
플래쉬 EEPROM(171)에서 플래쉬 EEPROM(151)과 다른 점은 이하의 점뿐이다.
[1] 열방향으로 배열된 각 메모리셀(2)의 공통의 소스 영역3은 드레인 영역으로서 기능하고, 공통의 비트선 BLa 내지 BLz에 접속되어 있다. 모든 메모리셀(2)의 드레인 영역(4)은 소스 영역으로서 기능하며 공통 소스선 SL에 접속되어 있다.
[2] 소스선 바이어스 회로(162)는 생략되며 공통 소스선 SL은 접지되어 있다.
제21도에는 플래쉬 EEPROM(171)의 각 동작 모드(기입모드, 소거모드, 판독모드)에서의 공통 소스선 SL, 비트선 BLa 내지 BLz, 워드선 WLa 내지 WLz의 전위를 도시한다.
그런데, 본 명세서에서 발명의 구성에 관한 부재는 아래와 같이 정의되는 것으로 한다.
(a) 반도체 기판이란 단결정 실리콘 기판뿐만 아니라 웰도 포함하는 것으로 한다.
(b) 불순물 확산원층은 도프된 폴리실리콘으로 이루어지는 층뿐만 아니라 PSG, BSG, AsSG 등으로 이루어지는 층도 포함하는 것으로 한다.
(c) 도전성 재료막이란 도프된 폴리실리콘 막뿐만 아니라 고융점 금속을 포함하는 각종 금속막이나 실리사이드막 등도 포함하는 것으로 한다.
제1도는 제1실시 형태의 일부 단면도.
제2도는 제1실시 형태의 주요부 단면도.
제3도는 제1실시 형태의 일부 평면도.
제4도는 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
제5도는 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
제6도는 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
제7도는 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
제8도는 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
제9도는 제1, 제4, 제5실시 형태의 블록회로도.
제10도는 제1, 제4, 제5실시 형태의 동작을 설명하기 위한 설명도.
제11도는 제2실시 형태의 단면도.
제12도는 제3실시 형태의 단면도.
제13도는 제4실시 형태의 일부 단면도.
제14도는 제4실시 형태의 제조 공정을 설명하기 위한 단면도.
제15도는 제5실시 형태의 일부단면도.
제16도는 제5실시 형태의 제조 공정을 설명하기 위한 단면도.
제17도는 제5실시 형태의 제조 공정을 설명하기 위한 단면도.
제18도는 제5실시 형태의 제조 공정을 설명하기 위한 단면도.
제19도는 제5실시 형태의 제조 공정을 설명하기 위한 단면도.
제20도는 제1, 제4, 제5실시 형태의 블록 회로도.
제21도는 제1, 제4, 제5실시 형태의 동작을 설명하기 위한 설명도.
제22도는 종래의 형태의 단면도.
제23도는 종래의 형태의 단면도.
제24도는 종래의 형태의 단면도.
도면의 주요부분에 대한 부호의 설명
1 : P형 단결정 실리콘 기판
2 : 스플릿 게이트형 메모리셀(스플릿 게이트형 트랜지스터)
3 : 소스 영역
4 : 드레인 영역
5, 54 : 채널 영역
6 : 제1절연막으로서의 실리콘 산화막
7 : 제2절연막으로서의 실리콘 산화막
8 : 플로팅 게이트 전극
9 : 제어 게이트 전극
10 : 선택 게이트
11 : 선택 트랜지스터
12, 13 : 측벽 스페이서
15, 63, 71 : 후막부
16, 64, 72 : 박막부
51, 61 : MOS 트랜지스터
52, 53 : 소스·드레인 영역
55 : 게이트 절연막으로서의 실리콘 산화막
56, 62 : 게이트 전극
청구항8 또는 9 어느 1항 기재의 발명에 따르면, 미세한 스플릿 게이트형 트랜지스터를 제공할 수 있다.
청구항12 또는 13 어느 1항 기재의 발명에 따르면, 미세한 스플릿 게이트형 트랜지스터의 제조 방법을 제공할 수 있다.
청구항19 또는 20에 기재한 발명에 따르면, 과잉소거의 문제가 없이 고집적화가 가능한 불휘발성 반도체 메모리를 제공할 수 있다.

Claims (6)

  1. 플로팅 게이트 전극(8)의 측벽부에 형성된 측벽 스페이서(12, 13)와 그 측벽 스페이서를 덮도록 형성된 부분(14)으로 이루어지는 선택 게이트(10)를 갖는 제어 게이트 전극(9)을 구비한 스플릿 게이트형 트랜지스터.
  2. 반도체 기판(1) 상에 형성된 플로팅 게이트 전극(8),
    상기 플로팅 게이트 전극의 측벽부에 형성된 측벽 스페이서(12, 13)와 그 측벽 스페이서를 덮도록 형성된 부분(14)으로 이루어지는 선택 게이트(10)를 갖는 제어 게이트 전극(9), 및
    선택 게이트에 대응하는 위치의 반도체 기판상에 형성된 드레인 영역(4) 또는 소스 영역을 구비한 스플릿 게이트형 트랜지스터.
  3. 반도체 기판(1) 상에 플로팅 게이트 전극(8)을 형성하는 공정,
    상기 플로팅 게이트 전극의 측벽부에 도전성 재료로 이루어지는 측벽 스페이서(12, 13)를 형성하는 공정,
    상기 측벽 스페이서와 그 위에 형성된 도전성 재료막(24)으로 이루어지는 후막부(15)와 도전성 재료막만으로 이루어지는 박막부(16)를 구비한 선택 게이트(10)를 갖는 제어 게이트 전극(9)을 형성하는 공정,
    상기 플로팅 게이트 전극을 이온 주입용 마스크로서 반도체 기판에 불순물이온을 주입하여 소스 영역(3) 또는 드레인 영역(4)을 형성하는 공정, 및
    제어 게이트 전극을 이온 주입용 마스크로서 반도체 기판에 불순물 이온을 주입하여 트레인 영역(4) 또는 소스 영역을 형성할 때에 선택 게이트의 박막부를 불순물 이온이 관통하도록 이온 주입 조건을 설정하는 공정을 구비한 스플릿 게이트형 트랜지스터의 제조 방법.
  4. 반도체 기판(1) 상에 제1 절연막(6)을 형성하는 공정,
    상기 제1절연막 상에 플로팅 게이트 전극(8)을 형성하는 공정,
    상기 플로팅 게이트 전극상에 제2 절연막(7)을 형성하는 공정,
    상기 공정에서 형성된 디바이스 위에 도전성 재료막(22, 23)을 형성하고, 그 도전성 재료막을 에치백함으로써 상기 플로팅 게이트 전극의 측벽부에 측벽 스페이서(12, 13)를 형성하는 공정,
    상기 공정에서 형성된 디바이스 위에 도전성 재료막(24)을 형성하고, 그 도전성 재료막을 이방성 에칭함으로써 측벽 스페이서와 그 위에 형성된 도전성 재료막으로 이루어지는 후막부(15)와 도전성 재료막만으로 이루어지는 박막부(16)를 구비한 선택 게이트(10)를 갖는 제어 게이트 전극(9)을 형성하는 공정,
    상기 플로팅 게이트 전극을 이온 주입용 마스크로서 반도체 기판에 불순물 이온을 주입하여 소스 영역(3) 또는 드레인 영역을 형성하는 공정,및
    상기 제어 게이트 전극을 이온 주입용 마스크로서 반도체 기판에 불순물 이온을 주입하고 드레인 영역(4) 또는 소스 영역을 형성할 때에 선택 게이트의 박막부를 불순물 이온이 관통하도록 이온 주입 조건을 설정하는 공정을 구비한 스플릿 게이트형 트랜지스터의 제조 방법.
  5. 제1항 또는 제2항 기재의 스플릿 게이트형 트랜지스터를 메모리셀로서 이용하는 불휘발성 반도체 메모리.
  6. 제3항 또는 제4항 기재의 스플릿 게이트형 트랜지스터의 제조 방법에 의해 제조된 스플릿 게이트형 트랜지스터를 메모리셀로서 이용하는 불휘발성 반도체 메모리.
KR1019960004127A 1995-02-23 1996-02-22 스플릿게이트형트랜지스터,스플릿게이트형트랜지스터의제조방법,및불휘발성반도체메모리 KR100430743B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP95-035656 1995-02-23
JP3565695 1995-02-23
JP08008581A JP3133667B2 (ja) 1995-02-23 1996-01-22 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
JP96-008581 1996-01-22

Publications (2)

Publication Number Publication Date
KR960032761A KR960032761A (ko) 1996-09-17
KR100430743B1 true KR100430743B1 (ko) 2004-11-26

Family

ID=26343122

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960004127A KR100430743B1 (ko) 1995-02-23 1996-02-22 스플릿게이트형트랜지스터,스플릿게이트형트랜지스터의제조방법,및불휘발성반도체메모리

Country Status (3)

Country Link
US (2) US5796139A (ko)
JP (1) JP3133667B2 (ko)
KR (1) KR100430743B1 (ko)

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6853027B2 (en) * 1991-10-30 2005-02-08 Rohm Company, Ltd. Semiconductor nonvolatile memory with low programming voltage
US5910912A (en) * 1992-10-30 1999-06-08 International Business Machines Corporation Flash EEPROM with dual-sidewall gate
US6026017A (en) * 1997-04-11 2000-02-15 Programmable Silicon Solutions Compact nonvolatile memory
KR100232200B1 (ko) * 1997-05-26 1999-12-01 김영환 비휘발성 메모리 소자 및 제조 방법
JP2980171B2 (ja) * 1997-06-04 1999-11-22 日本電気株式会社 スプリットゲート型フラッシュメモリセルの製造方法
JPH118367A (ja) 1997-06-13 1999-01-12 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
JP3943245B2 (ja) 1997-09-20 2007-07-11 株式会社半導体エネルギー研究所 半導体装置
JP4499754B2 (ja) * 1997-09-20 2010-07-07 株式会社半導体エネルギー研究所 半導体装置
EP0935195A2 (en) 1998-02-06 1999-08-11 Analog Devices, Inc. "An integrated circuit with a high resolution analog-to-digital converter, a microcontroller and high density memory and an emulator for an integrated circuit
US6289300B1 (en) 1998-02-06 2001-09-11 Analog Devices, Inc. Integrated circuit with embedded emulator and emulation system for use with such an integrated circuit
US6385689B1 (en) * 1998-02-06 2002-05-07 Analog Devices, Inc. Memory and a data processor including a memory
US6701395B1 (en) 1998-02-06 2004-03-02 Analog Devices, Inc. Analog-to-digital converter that preseeds memory with channel identifier data and makes conversions at fixed rate with direct memory access
US6118157A (en) * 1998-03-18 2000-09-12 National Semiconductor Corporation High voltage split gate CMOS transistors built in standard 2-poly core CMOS
JPH11289061A (ja) * 1998-04-02 1999-10-19 Mitsubishi Electric Corp 半導体装置の製造方法
US6369420B1 (en) * 1998-07-02 2002-04-09 Silicon Storage Technology, Inc. Method of self-aligning a floating gate to a control gate and to an isolation in an electrically erasable and programmable memory cell, and a cell made thereby
KR100538066B1 (ko) * 1998-10-27 2006-03-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
JP3425887B2 (ja) * 1999-03-23 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその製造方法
US6133098A (en) * 1999-05-17 2000-10-17 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
US6376868B1 (en) * 1999-06-15 2002-04-23 Micron Technology, Inc. Multi-layered gate for a CMOS imager
US6174772B1 (en) * 1999-07-06 2001-01-16 Taiwan Semiconductor Manufacturing Company Optimal process flow of fabricating nitride spacer without inter-poly oxide damage in split gate flash
EP1096502B1 (en) * 1999-10-13 2005-06-29 Rohm Co., Ltd. Nonvolatile memory and its driving method
US6204126B1 (en) * 2000-02-18 2001-03-20 Taiwan Semiconductor Manufacturing Company Method to fabricate a new structure with multi-self-aligned for split-gate flash
US6542412B2 (en) * 2000-09-06 2003-04-01 Halo Lsi, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
US6627946B2 (en) 2000-09-20 2003-09-30 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gates protruding portions
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
JP3594550B2 (ja) 2000-11-27 2004-12-02 シャープ株式会社 半導体装置の製造方法
US6482700B2 (en) * 2000-11-29 2002-11-19 Taiwan Semiconductor Manufacturing Co., Ltd Split gate field effect transistor (FET) device with enhanced electrode registration and method for fabrication thereof
US6563167B2 (en) 2001-01-05 2003-05-13 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with floating gates having multiple sharp edges
KR100368594B1 (ko) * 2001-02-23 2003-01-24 삼성전자 주식회사 스플릿 게이트형 플래쉬 메모리소자
US6627942B2 (en) 2001-03-29 2003-09-30 Silicon Storage Technology, Inc Self-aligned floating gate poly for a flash E2PROM cell
US6967372B2 (en) 2001-04-10 2005-11-22 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with vertical control gate sidewalls and insulation spacers
US6740557B1 (en) 2001-07-02 2004-05-25 Taiwan Semiconductor Manufacturing Company Spacer like floating gate formation
US6743674B2 (en) * 2001-09-18 2004-06-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells and strap regions, and a memory array and strap regions made thereby
US6917069B2 (en) * 2001-10-17 2005-07-12 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor
US6952033B2 (en) 2002-03-20 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and raised source line
US6566706B1 (en) 2001-10-31 2003-05-20 Silicon Storage Technology, Inc. Semiconductor array of floating gate memory cells and strap regions
US6541324B1 (en) 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
KR100425582B1 (ko) * 2001-11-22 2004-04-06 한국전자통신연구원 얕은 소오스/드레인 접합 영역을 갖는 모스 트랜지스터의제조방법
US20030102504A1 (en) * 2001-12-05 2003-06-05 Geeng-Chuan Chern Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric
US6756633B2 (en) * 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
DE10201303A1 (de) * 2002-01-15 2003-07-31 Infineon Technologies Ag Nichtflüchtige Zweitransistor-Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren
US6861698B2 (en) * 2002-01-24 2005-03-01 Silicon Storage Technology, Inc. Array of floating gate memory cells having strap regions and a peripheral logic device region
US6627927B2 (en) * 2002-01-30 2003-09-30 Ching-Yuan Wu Dual-bit flash memory cells for forming high-density memory arrays
US6605840B1 (en) 2002-02-07 2003-08-12 Ching-Yuan Wu Scalable multi-bit flash memory cell and its memory array
US6878591B2 (en) * 2002-02-07 2005-04-12 Silicon Storage Technology, Inc. Self aligned method of forming non-volatile memory cells with flat word line
US6570213B1 (en) 2002-02-08 2003-05-27 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless NOR-type memory array
US7411246B2 (en) * 2002-04-01 2008-08-12 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby
US6462375B1 (en) 2002-04-01 2002-10-08 Silicon Based Technology Corp. Scalable dual-bit flash memory cell and its contactless flash memory array
US6891220B2 (en) * 2002-04-05 2005-05-10 Silicon Storage Technology, Inc. Method of programming electrons onto a floating gate of a non-volatile memory cell
US6952034B2 (en) * 2002-04-05 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried source line and floating gate
US6528843B1 (en) 2002-05-03 2003-03-04 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell having a single-side tip-shaped floating-gate structure and its contactless flash memory arrays
US6525369B1 (en) 2002-05-13 2003-02-25 Ching-Yuan Wu Self-aligned split-gate flash memory cell and its contactless flash memory arrays
US6706592B2 (en) * 2002-05-14 2004-03-16 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor array of non-volatile memory cells
US6531734B1 (en) 2002-05-24 2003-03-11 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell having an integrated source-side erase structure and its contactless flash memory arrays
US7780710B2 (en) * 2004-01-23 2010-08-24 Depuy Products, Inc. System for stabilization of fractures of convex articular bone surfaces including subchondral support structure
US6828618B2 (en) * 2002-10-30 2004-12-07 Freescale Semiconductor, Inc. Split-gate thin-film storage NVM cell
JP2004186452A (ja) * 2002-12-04 2004-07-02 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US6911701B2 (en) * 2003-01-29 2005-06-28 Mitsubishi Denki Kabushiki Kaisha Metal oxide semiconductor transistor
US6958273B2 (en) * 2003-03-21 2005-10-25 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region, and a memory array made thereby
US6873006B2 (en) * 2003-03-21 2005-03-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region
KR100545167B1 (ko) * 2003-08-12 2006-01-24 동부아남반도체 주식회사 플래쉬 메모리 및 그 제조 방법
US6906379B2 (en) * 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US7098106B2 (en) * 2004-07-01 2006-08-29 Atmel Corporation Method of making mirror image memory cell transistor pairs featuring poly floating spacers
US7968932B2 (en) 2005-12-26 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR100697295B1 (ko) * 2006-01-06 2007-03-20 삼성전자주식회사 스플릿 게이트형 비휘발성 메모리 장치 및 그 제조 방법
US7641226B2 (en) * 2006-11-01 2010-01-05 Autoliv Development Ab Side airbag module with an internal guide fin
US8138524B2 (en) 2006-11-01 2012-03-20 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby
US7557008B2 (en) * 2007-01-23 2009-07-07 Freescale Semiconductor, Inc. Method of making a non-volatile memory device
US8148768B2 (en) * 2008-11-26 2012-04-03 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
CN103296080B (zh) * 2012-02-22 2015-09-09 旺宏电子股份有限公司 半导体结构及其形成方法
US10847225B2 (en) * 2018-06-20 2020-11-24 Microchip Technology Incorporated Split-gate flash memory cell with improved read performance

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6063961A (ja) * 1983-08-30 1985-04-12 Fujitsu Ltd 半導体装置の製造方法
JPH01307247A (ja) * 1988-06-03 1989-12-12 Fuji Xerox Co Ltd 半導体装置の製造方法
JPH0744275B2 (ja) * 1988-10-06 1995-05-15 日本電気株式会社 高耐圧ｍｏｓ型半導体装置の製造方法
JPH02101532A (ja) * 1988-10-11 1990-04-13 Nec Corp システムパラメータの変更方式
JPH02235358A (ja) * 1989-03-08 1990-09-18 Mitsubishi Electric Corp 多層配線の接続方法
US5029130A (en) * 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5063172A (en) * 1990-06-28 1991-11-05 National Semiconductor Corporation Manufacture of a split-gate EPROM cell using polysilicon spacers
US5108939A (en) * 1990-10-16 1992-04-28 National Semiconductor Corp. Method of making a non-volatile memory cell utilizing polycrystalline silicon spacer tunnel region
CA2107676C (en) * 1991-04-09 2000-10-31 Ping Wang A single transistor non-volatile electrically alterable semiconductor memory device
TW226485B (ko) * 1991-06-07 1994-07-11 Sharp Kk
US5223448A (en) * 1991-07-18 1993-06-29 Industrial Technology Research Institute Method for producing a layered capacitor structure for a dynamic random access memory device
JPH05226334A (ja) * 1992-02-13 1993-09-03 Mitsubishi Electric Corp 半導体装置，およびその製造方法
JP3172321B2 (ja) * 1993-04-26 2001-06-04 三洋電機株式会社 半導体記憶装置の製造方法
TW224543B (en) * 1994-02-22 1994-06-01 United Microelectronics Corp Flash memory
US5422504A (en) * 1994-05-02 1995-06-06 Motorola Inc. EEPROM memory device having a sidewall spacer floating gate electrode and process
US5585293A (en) * 1994-06-03 1996-12-17 Motorola Inc. Fabrication process for a 1-transistor EEPROM memory device capable of low-voltage operation

Also Published As

Publication number Publication date
JPH08293566A (ja) 1996-11-05
KR960032761A (ko) 1996-09-17
US5796139A (en) 1998-08-18
US5989960A (en) 1999-11-23
JP3133667B2 (ja) 2001-02-13

Similar Documents

Publication Publication Date Title
KR100430743B1 (ko) 스플릿게이트형트랜지스터,스플릿게이트형트랜지스터의제조방법,및불휘발성반도체메모리
US5939749A (en) Split gate transistor array
US5877054A (en) Method of making nonvolatile semiconductor memory
US5459091A (en) Method for fabricating a non-volatile memory device
US5834806A (en) Raised-bitline, contactless, trenched, flash memory cell
US5508544A (en) Three dimensional FAMOS memory devices
US6222227B1 (en) Memory cell with self-aligned floating gate and separate select gate, and fabrication process
US5284785A (en) Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and methods for making and using the same
US5303185A (en) EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells
US6114724A (en) Nonvolatile semiconductor memory cell with select gate
US5159431A (en) Nonvolatile semiconductor device with a trench isolator
JPH0864699A (ja) 不揮発性半導体記憶装置
US5293331A (en) High density EEPROM cell with tunnel oxide stripe
US4988635A (en) Method of manufacturing non-volatile semiconductor memory device
US6590253B2 (en) Memory cell with self-aligned floating gate and separate select gate, and fabrication process
US6563166B1 (en) Flash cell device
KR100460020B1 (ko) 트랜지스터,트랜지스터어레이및불휘발성반도체메모리
US5409854A (en) Method for forming a virtual-ground flash EPROM array with floating gates that are self aligned to the field oxide regions of the array
US5332914A (en) EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells
US5304505A (en) Process for EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells
US6566707B1 (en) Transistor, semiconductor memory and method of fabricating the same
EP1289023A2 (en) Nonvolatile semiconductor memory device, fabricating method thereof and operation method thereof
US5793080A (en) Nonvolatile memory device
US5604141A (en) Method for forming virtual-ground flash EPROM array with reduced cell pitch in the X direction
US6638822B2 (en) Method for forming the self-aligned buried N+ type to diffusion process in ETOX flash cell

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee