DE68916297T2 - Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung. - Google Patents

Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung.

Info

Publication number
DE68916297T2
DE68916297T2 DE68916297T DE68916297T DE68916297T2 DE 68916297 T2 DE68916297 T2 DE 68916297T2 DE 68916297 T DE68916297 T DE 68916297T DE 68916297 T DE68916297 T DE 68916297T DE 68916297 T2 DE68916297 T2 DE 68916297T2
Authority
DE
Germany
Prior art keywords
gate electrode
gate
impurity diffused
diffused region
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE68916297T
Other languages
English (en)
Other versions
DE68916297D1 (de
Inventor
Kiyomi Naruke
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of DE68916297D1 publication Critical patent/DE68916297D1/de
Publication of DE68916297T2 publication Critical patent/DE68916297T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

  • Die vorliegende Erfindung betrifft eine nicht-flüchtige Halbleiterspeichervorrichtung und insbesondere die Zellenstruktur eines EEPROM, und das Betriebsverfahren und das Herstellungsverfahren davon.
  • Herkömmliche nicht flüchtige Halbleiterspeichervorrichtungen sind hauptsächlich EEPROMS, welche eine zweischichtige Stapelgateelektrodenstruktur haben. Der Exel-Typ, der Seeq- Typ und der Sourceseiten-Injektions-Typ sind bekannt als drei Typen eines nicht-flüchtigen Halbleiterspeichers dieser Art.
    • (1) Exel-Vorrichtungen
  • Figur 1 ist eine Querschnittszeichnung zum Zeigen der Struktur einer Zelle des Exel-Speichers. Auf der Oberfläche eines Halbleitersubstrats 101 sind ein erster verunreinigungsdiffundierter Bereich 102 (der Drain) und ein zweiter verunreinigungsdiffundierter Bereich 103 (die Source) und ein Kanalbereich 104 dazwischen gebildet. Auf diesem Kanalbereich 104 gibt es eine Gateisolationsschicht 105, auf der es eine erste Gateelektrode 106 und eine zweite Gateelektrode 108 gibt. Eine Isolationsschicht 107 trennt die zwei Gateelektroden. Die erste Gatelektrode 106 ist ein erdfreies Gate zuin Speichern der Ladungsträger, und die zweite Gateelektrode 108 ist das Steuergate das die Funktionen des Speichers steuert.
  • Bei dieser Vorrichtung wird die Schreib(Lade)-Operation so durchgeführt, daß die zweite verunreinigungsdiffundierte Schicht 103 auf 0V gelegt wird, und die zweite Gatelektrode 108 und der erste verunreinigungsdiffundierte Bereich 102 werden beide an positive Spannungen angelegt, um heiße Kanalelektronen zu erzeugen, welche in die erste Gatelektrode injiziert werden, die das erdfreie Gate ist.
  • Eine Lösch(Entlade)-Operation wird durchgeführt durch Setzen des ersten verunreinigungsdiffundierten Bereichs 102 in den erdfreien Zustand, Legen der zweiten Gateelektrode 108 auf 0V, und Anlegen einer positiven Spannung an den zweiten verunreinigungsdiffundierten Bereich 103. Dadurch werden die Elektroden in der ersten Gateelektrode 106 in die zweite verunreinigungsdiffundierte Schicht 103 extrahiert. Dieses Phänomen ist bekannt als das Fowler-Nordheim Tunnelphänomen (und der Einfachheit halber im weiteren als das "FNT Phänomen" bezeichnet).
    • (2) Seeq-Typ Vorrichtungen
  • Figur 2 ist eine Querschnittszeichnung zum Zeigen der Struktur einer Zelle einer nicht-flüchtigen Halbleiterspeichervorrichtung des Seeq-Typs. Auf der Oberfläche des Halbleitersubstrats 201 sind ein erster verunreinigungsdiffundierter Bereich 202 (der Drain) und ein zweiter Verunreinigungsdiffundierter Bereich 203 (die Source) und ein Kanalbereich 204 dazwischen gebildet. Auf diesem Kanalbereich 204 gibt es eine Gateisolationsschicht 205, auf der es die erste Gatelektrode 206 und die zweite Gateelktrode 208 gibt. Eine Isolationsschicht 207 separiert die zwei Gateelektroden. Der Sourceseitenteil der zweiten Gateelektrode 208 (der linksseitige Teil in Figur 2) erstreckt sich über das Halbleitersubstrat 201, getrennt davon durch eine zweite Gateisolationsschicht 209. Auf die gleiche Art und Weies wie beim Exel-Typ ist die erste Gateelektrode 206 das erdfreie Gate zum Speichern der Leistungsträger. Das charakteristische Merkmal des Seeq-Typs ist, daß der rechte Seitenteil der Nr.2 Gateelektrode 208 als ein Steuergate zum Steuern der Funktion als Speicher arbeitet und daß der linksseitige Teil als ein Selektorgate zum Selektieren der Zelle arbeitet.
  • Bei dieser Vorrichtung ist die Schreib(Lade)-Operation dergleiche wie beim Exel-Typ. Eine Lösch(Entlade)-Operation wird durchgeführt durch Setzen des zweiten verunreinigungsdiffundierten Bereichs 203 in den erdfreien Zustand, Legen der zweiten Gateelektrode 208 auf 0V und Anlegen einer positiven Spannung an den ersten verunreinigungsdiffundierten Bereich 202. Dadurch werden die Elektronen in der ersten Gateelektrode 106 extrahiert in den ersten verunreinigungsdiffundierten Bereich 202 durch das FNT Phänomen.
    • (3) Sourceseiten-Injektionstyp Vorrichtungen
  • Figur 3A ist eine Querschnittszeichnung zum Zeigen der Struktur einer Zelle einer herkömmlichen nicht-flüchigen Halbleiterspeichervorrichtung des Sourceseiten- Injektionstyps (SIEPROM), wie beschrieben in "EINE NEUE HOCHGESCHWINDIGKEIT-5 VOLT-PROGRAMMIER-EPROM STRUKTUR MIT SOURCESEITIGER INJEKTION", 1986 IEDDM Digest of technical papers, Seiten 584 - 587. Auf der Oberfläche eines Halbleitersubstrats 301 sind ein erster verunreinigungsdiffundierter Bereich 302 (der Drain) und ein zweiter verunreinigungsdiffundierter Bereich 303 (die Source) und ein Kanalbereich 304 dazwischen gebildet. Auf diesem Kanalbereich 304 gibt es eine Gateisolationsschicht 305, auf der es eine erste Gateelektrode 306 eine weitere Gateisolationsschicht 307 und die zweite Gateelektrode 308 in dieser Reihenfolge gibt. Zusätzlich gibt es auf der Sourceseite der ersten Gateelektrode 306 und der zweiten Gateelektrode 308 eine Seitenisolationsschicht 309, auf deren Sourceseite die dritte Gateelektrode 311 liegt, getrennt von der Halbleitersubstrat-Oberfläche durch die zweite Gateisolationsschicht 310. Die erste Gateelektrode 306 ist das erdfreie Gate zum Speichern der Ladungsträger, und die dritte Gateelektrode 311 ist ebenfalls in einem erdfreien Zustand.
  • Bei dieser Vorrichtung wird die Schreib(Lade)-Operation so durchgeführt, daß eine Spannung von 5V angelegt wird an den ersten verunreinigungsdiffundierten Bereich 302 (der Drain), eine Spannung von 0V angelegt wird an den zweiten verunreinigungsdiffundierten Bereich 303 (die Source) und eine hohe Spannung (von etwa 15V) dann angelegt wird an die zweite Gateelektrode 308. Dabei haben die erste Gateelektrode 306 und die dritte Gateelektrode 311 ihre Spanungen auf etrwa 12V bzw. 4V durch kapazitives Koppeln erhöht. Das formt den Kanal in dem Kanalbereich, und die Elektronen fließen von der Source zum Drain. Figur 3B illustriert die Verteilung des elektrischen Feldes E über der Vorrichtung in Figur 3A. Wie in Figur 3B angedeutet, ist der Maximalwert des elektrischen Feldes in dein Kanalbereich erzeugt an dem Zwischenraum zwischen dem Stapelgate 306, 308 und der dritten Gateelektrode 311, wo die Elektronen, die in den Kanal fließen, heiß werden, und in die erste Gateelektrode 106 eindringen. Die dritte Gateelktrode ist vorhanden, um diesen Zwischenraum zu bilden.
  • Bei dieser Vorrichtung wird ein Löschen durchgeführt durch Beleuchten mit ultraviolettem Licht. Deshalb wird, wenn ein Löschen durchgeführt wird, die erste Gateelektrode 306 (das erdfreie Gate) nicht überlöscht, sondern ist in einem neutralen Zustand. Wenn Lesen durchgeführt wird in einer nicht gewählten Zelle, wird eine Spannung von 0V angelegt an die zweite Gateelktrode, und somit ist der Kanal unter dem erdfreien Gate 306 im Aus-Zustand. Dementsprechend kann, sogar falls die dritte Gateelektrode 311 (welche in dem erdfreien Zustand ist) positiv geladen wird zum Bilden eines Kanals darunter, in einer nichtgewählten Zelle ein Zellstrom nicht fließen. Deshalb ist eine Selektivität gewährleistet.
  • Als nächstes sind Figuren 4A bis 4E Querschnittszeichnungen zum Zeigen des Herstellungsverfahren der Vorrichtung, welche in Figur 3A gezeigt ist.
  • Zunächst wird das Stapelgate einschließlich der ersten Gateelektrode 406, der Zwischenschicht-Isolationschicht 407 und der zweiten Gateelektrode 408 gebildet auf der Gateisolationsschicht 405 (Figur 4A). Dann werden die Seitenwand-Isolationsschicht 409 und die zweite Isolationsschicht 402 gebildet und Polysilizium, welches die dritte Gateelekrode 411 wird, wird abgeschieden über der Oberfläche (Figur 4B). Das Polysilizium wird entfernt durch anisotropes Ätzen, um nur die dritten Gateelektroden 411 auf den Seitenwänden Figur 4C zurückzulassen. Dann wird das Polysilizium 411B auf der Drainbereichseite entfernt durch Polysilizium-Ätzen nach Photolack-Strukturieren (Figur 4D). Danach werden der Sourceberiech 412 und der Drainbereich 413 beide gleichzeitig gebildet durch eine Ionenimplantation (Figur 4E).
  • Jedoch gibt es die folgenden Probleme bei nicht-flüchtigen Haibleiterspeichervorrichtungen dieser oben beschriebenen Typen.
    • (1) Exel-Typ Vorrichtungen
  • Die Excel-Typ Vorrichtung hat im allgemeinen die Vorteile des Ermöglichens kleiner Zellen und eines hohen Integrationsgrades, aber es gibt das Problem des Überlöschens, wenn während des Löschens zu viele Elektronen extrahiert werden aus dem erdfreien Gate, und die Schwellspannung bezüglich des Steuergate negativ wird. Deshalb gibt es, wenn ein Lesen durchgeführt wird, unabhängig davon, ob oder ob nicht die Zellen gewählt worden sind, einen strom der in diesen Zellen fließt, und die Ströme der gewählten Zellen haben die Ströme der nicht gewählten Zellen vermischt. Daraus resultierend ist es möglich, den Status der gewählten Zellen korrekt auszulesen.
    • (2) Seeq-Typ Vorrichtungen
  • Die Seeq-Typ Vorrichtung hat eine Maßnahme zum Verhindern des Problems des Überlöschens. Sozusagen ist, wie gezeigt in Figur 2, der linksseiteige Teil der zweiten Gateelektrode 208 in Kontakt mit dem Kanalbereich 204 über die zweite Gateisolationsschicht 209 und dient als ein Selektorgate. Deshalb wird, sogar falls eine nicht gewählte Zelle in einem Überlöschzustand ist, da eine Spannung nicht angelegt ist an die zweite Gateelektrode 208 während des Lesens, der Kanal unterhalb der zweiten Isolationsschicht 209 blockiert, und ein Strom fließt nicht. Deswegen können Ströme von nur den gewählten Zellen zu allen Zeiten überwacht werden, und ein korrektes Lesen ist möglich.
  • Jedoch haben die Seeq-Typ Vorrichtungen ein anderes Problem aufgrund der Gatestruktur. Wie gezeigt in Figur 2, ist der rechtzeitige Teil eine Doppelschichtstruktur der ersten Gateelektrode 206 und der zweiten Gateelektrode 208, während der linksseitige Teil eine Einzelschichtstruktur von nur der zweiten Gateelektrode ist. Weiterhin haben der linksseitige Teil und der rechtsseitige Teil der zweiten Gateelektrode208 verschiedene vertikale Positionen. Bei dem vorliegenden Niveau der Technologie ist es extrem schwierig, eine Gateelektrode durch selbstausrichtendes Ätzen zu erzeugen. Da Selbsausrichten des Atzen nicht durchgeführt werden kann, müssen Abweichungen in der Maskenausrichtung berücksichtigt werden, und eine hochpräzise Verarbeitung kann nicht durchgeführt werden. Deswegen gibt es keine Wahl, und man muß die Zellen groß machen, um dabei Hindernisse für die Miniaturisierung oder Hochintegration zu erzeugen.
  • Es gibt ebenfalls ein weiteres Problem bei diesen Seeq-Typ Zellen. Es gib einen Zwischenraum zwischen dem Versatzgate (der linsseitige Teil der zweiten Gateelektrode 208) und der ersten Gateelektrode 206 (dem erdfreien Gate), und die Elektronen werden heiß an diesem Zwischenraum auf die gleiche Art und Weise, wie sie es bei der Operation des SIEPROM werden. Da die Spannung an dem Versatzgate 208 höher ist als die Spannung des erdfreien Gate 206 werden die meisten der erzeugten Elektronen injiziert in das Offset Gate 208, wobei nur ein kleiner Betrag injiziert ist in das erdfreie Gate 206. in dieser Zelle werden die heißen Elektronen gezeugt in dem Rand des Drain. Deshalb ist es, um das Erzeugungsverhältnis der heißen Elektronen und die Schreibgeschwindigkeit zu erhöhen, erwünschenswert, die Dichte des Drains 202 anzuheben. Jedoch wird zum Löschen eine hohe Sapnnung angelegt an den Drain 202, und das FNT Phänomen extrahiert die Elektronen in den Drain 202 in dem erdfreien Gate 206. Deshalb ist es notwendig, daß der Drain 202 eine Durchbruchspannung in einem gewissen Ausmaß hat, und dies zu erreichen macht es erwünschenswert die Dichte des Drains 202 abzusenken. Die Schwierigkeit des Bildens des Drainbereichs rührt von diesen zwei widersprüchlichen Bedingungen her.
  • Die Exel-Typ Zellen und das SIEPROM haben diese Schwierigkeiten des Bildens solch eines verunreinigungsdiffundierten Bereichs nicht. Der Grund dafür ist, daß, da in dem Exel-Typ heiße Elektronen, erzeugt am Ende des ersten verunreinigungsdiffundierten Bereichs 102 (der Drain), injiziert werden in die erste Gateelektrode 106 (das erdfreie Gate) zum Löschen, eine hohe Spannung angelegt wird an den zweiten verunreinigungsdiffundierten Bereich 103 (die Source) und die Elektonen extrahiert werden aus dem erdfreien Gate 106 and die Source 103 durch das FNT Phänomen, und deshalb die verunreingungsdiffundierten Bereiche der Injektionsseite und der Löschseite verschieden sind, und so ist es möglich, beide Bereich zu optimieren, und zusätzlich tritt am SIEPROM ein Erzeugen heißer Elektronen und ein injizieren davon in die erste Gateelektrode 306 (das erdfreie Gate) auf in dem Zwischenraum zwischen der dritten Gateelektrode 311 und dem Stapelgate 306, 307, 308, und da ein Löschen durchgeführt wird durch Einstrahlen ultravioletten Lichts, wird weder eine Injektion noch ein Löschen beeinflußt durch die Dichte des verunreinigungsdiffundierten Bereichs.
    • (3) SIEPROM
  • Das Problem mit Zellen mit dieser Struktur ist, daß sie nicht geeignet sind für ein EPROM (EEPROM), das elektrisch gelöscht werden kann. Mit anderen Worten wird, falls ein Löschen durchgeführt wird durch Anlegen eine hohen Spannung an den Drain, so daß das FNT Phänomen Elektronen von dem ersten Gate (dem erdfreien Gate) in den Drain extrahiert, dann ein Streuen des Vp-p und Streuen in der Dicke der Gateisolationsschicht 305 ein Überlöschen von der ersten Gateelektrode 306 induzieren wird. Falls Überlöschen auftritt, wird ein Kanal gebildet unter dem erdfreien gAte 306, wenn es ein Lesen gibt. Wenn dies geschieht, ist, da die dritte Gateelektrode 311 im erdfreien Zusatand ist, diese Elektrode 311 positiv geladen, und ein Kanal kann darunter gebildet werden. Daraus resultierend fließt während des Lesens Strom sogar in nicht selektierten Zellen, und die Selektivität kann nicht garantiert werden. Kurz gesagt, kann, da die dritte Gateelektrode erdfrei ist, eine Selektivität der Zellen nicht beim Lesen garantiert werden, falls elektrische Löschverfahren benutzt werden.
  • Die US-A-462 090 beschreibt ein Halbleiterspeicherelement mit einem Halbleitersubstrat mit in dem Substrat gebildeten Source- und Drainbereichen, einer ersten Gateisolationsschicht, gebildet auf der Hauptoberfläche des Substrats, entsprechend einem Kanalbereich, der zwischen der Source und dem Drain gelegen ist, einer erdfreien Elektrode, gebildet auf der ersten Gateisolationsschict, um somit teilweise mit dem Kanalbereich zu überlappen, einer zweiten Gateisolationsschicht, welche auf der erdfreien Gateelektrode gebildet ist, einer Steuerelektrode, welche auf der zweiten Gateisolationsschicht gebildet ist, um somit teilweise mit der erdfreien Gateelektrode zu überlappen, und einer Adressiergateelektrode, welche auf der Steuergateelektrode gebildet ist, und sich zu einem Abschnitt des Kanalbereichs, der nicht durch die erdfeie Gateelektrode und die Steuergateelektrode bedeckt ist, erstreckt.
  • Aufgabe dervorliegenden Erfindung ist es eine nichtflüchtige Halbleiterspeichervorrichtung zu schaffen, die elektrisch gelöscht werden kann, die keine Lesefehler aufgrund Überlöschens erzeugt, und die einen hohen Grad von Integration erlaubt.
  • Der erste Aspekt der Erfindung schafft eine nicht-flüchtige Halbleiterspeichervorrichtung, die elektrisch beschrieben und gelöscht werden kann- mit einem Halbleitersubstrat, einem ersten verunreinigungsdiffundierten Bereich und einem zweiten verunreinigungsdiffundierten Bereich mit einem Leitungstyp, der entgegengsetzt ist dem des Halbleitersubstrats, an der Oberfläche dessen sie vorgesehen sind, wobei der erste und zweite verunreingungsdiffusionsbereich einen Drain- und Sourcbereich bilden, einem Stapelgate, einschließlich einer ersten Gatelektrode, vorgesehen über einer ersten Gateisolationsschicht oberhalb eines Kanalbereichs zwischen den zwei verunreinigungsdiffundierten Bereichen auf dem Halbleitersubstrat, einer zweiten Gateelektrode, vorgesehen über einer Zwischenschicht-Isolationsschicht auf der ersten Gateelektrode, einem ersten Abschnitt einer dritten Gateelektrode über einer zweiten Gateisolationsschicht auf dem ersten verunreinigungsdiffundierten Bereich und über einer ersten Seitenwandisolationsschicht auf einer Seitenwand des Stapelgates, und einer Verdrahtungseinrichtung zum Zuführen vorbestimmter Spannungen an den ersten Verunreinigungsdiffundierten Bereich, den zweiten verunreinigungsdiffundierten Bereich, die zweite Gateelektrode und die dritte Gateelektrode, dadurch gekennzeichnet, daß ein zweiter Abschnitt der dritten Gateelektrode vorgesehen ist über einer dritten Gateisolationsschicht auf dem Kanalbereich und über einer zweiten Seitenwandisolationsschicht auf der anderen Seitenwand des Stapelgates.
  • Der zweite Aspekt der Erfindung schafft ein Verfahren zum Ansteuern der nicht-flüchtigen Halbleiterspeichervorrichtung mit den Schritten, im Fall eines Schreibens Anlegen von Spannungen derselben Polarität an die zweite Gateelektrode an die dritte Gateelektrode und den ersten verunreinigungsdiffundierten Bereich zum injizieren heißer Kanalladungsträger in die erste Gateelektrode; im Fall eines Löschens Anlegen einer Spannung der Polarität an den ersten verunreinigungsdiffundierten Bereich zum Extrahieren der Ladungsträger aus der ersten Gateelektrode über die erste Gateisolationsschicht; und im Fall eines Lesens Anlegen einer Spannung der Polarität an die dritte Gateelektrode und Anlegen von Spannungen derselben Polarität, aber einer niedrigeren Spannung als die zum Schreiben benutzte an die zweite Gateelektrode und den ersten verunreinigungsdiffundierten Bereich, wodurch die Gegenwart einer Kanalbildung unterhalb der ersten Gateelektrode bestimmt ist, so daß geprüft wird, ob oder ob nicht es Ladungsträger in der ersten Gateelektrode gibt.
  • Der dritte Aspekt der Erfindung schafft ein Verfahren zum Herstellen der nicht-flüchtigen Halbleiterspeichervorrichtung mit den Schritten: Bilden der ersten Gateisolationsschicht, der ersten Gateelektrode, der Zwischenschicht-Isolationsschicht und der zweiten Gateelektrode, welche der Reihenfolge nach aufeinander gestapelt sind, auf dem Halbleitersubstrat; Bilden des ersten verunreinigungsdiffundierten Bereichs unter Benutzung der gestapelten Schichten als Maske; bilden der zweiten Gateisolationsschicht auf dem Halbleitersubstrat um die gestapelten Schichten und Bilden der Seitenwandisolationsschicht auf der Seitenwand der gestapelten Schichten; Bilden der dritten Gateelektrode auf der Seitenwandisolationsschicht und der zweiten Gateelektrodenschichten, Bilden des zweiten verunreinigungsdiffundierten Bereichs unter Benutzung eines ersten Abschnittes der dritten Gateelektrode ala Maske.
  • Bei der nicht-flüchtigen Halbleiterspeichervorrichtung nach der Erfindung kann die dritte Gateelektrode benutzt werden als ein Selektorgate durch Anlegen einer beträchtlich großen Spannung daran. Sozusagen wird, sogar wenn ein Überlöschen verursacht wird durch elektrisches Löschen, ein Strom, der in nicht selektierten Zellen fließt, abgeschnitten durch das Selektorgate, so daß kein Einfluß für die selektierten Zellen verursacht wird. Ein korrektes Lesen ist deshalb für die selektierten Zellen möglich.
  • Bei der nicht-flüchtigen Halbleiterspeichervorrichtung nach der vorliegenden Erfindung kann jede Elektrode unter Benutzung eines Selbstausrichtungsprozesses hergestellt werden und deshalb Miniaturisierung realisieren sowie einen hohen Grad der Integration.
  • Die Figuren zeigen im einzelnen:
  • Figur 1 eine Querschnittsansicht zum Zeigen der Struktur einer nicht-flüchtigen Halbleiterspeichervorrichtung eines herkömmlichen Exel-Typs;
  • Figur 2 eine Querschnittsansicht zum Zeigen der Struktur einer nicht-flüchtigen Halbleiterspeichervorrichtung eines herkömmlichen Seeq-Typs;
  • Figur 3A eine Querschnittsansicht zum Zeigen der Struktur einer nicht-flüchtigen Halbleiterspeichervorrichtung eines herkömmlichen SIEPROMS;
  • Figur 3B eine Darstellung zum Zeigen der elektrischen Feldverteilung in der Vorrichtung in Figur 3A;
  • Figuren 4A bis 4E Querschnittsansichten zum Zeigen des Herstellungsprozesses der Vorrichtung in Figur 3A;
  • Figur 5 eine Querschnittsansicht zum Zeigen einer Ausführungsform der nicht-flüchtigen Halbleiterspeichervorrichtung nach der Erfindung;
  • Figur 6 eine Darstellung zum Zeigen der tatsächlich gemessenen Werte für den in nicht gewählten Zeilen fließenden Strom für sowohl die Ausführungsform der nicht flüchtigen Halbleiterspeichervorrichtung nach der Erfindung, die in Figur 5 gezeigt ist, als auch die herkömmliche Exelvorrichtung;
  • Figuren 7A bis 7H Querschnittsansichten zum Illustrieren eines Beispiels des Herstellungsprozesses für die nichtflüchtige Halbleiterspeichervorrichtung nach der Erfindung, die in Figur 5 gezeigt ist;
  • Figur 8A eine ebene Ansicht zum illustrieren einer Ausführungsform des tatsächlichen ebenen Layouts der Vorrichtung von Figur 5;
  • Figur 8B ein Querschnitt aufgenommen entlang der Linie A-A' in Figur 8A;
  • Figur 8C ein Querschnitt aufgenommen entlang der Linie B-B' in Figur 8A.
  • Figur 9 eine ebene Ansicht zum Zeigen der Verfahrens zum Erhalten der Struktur der dritten Gateelektrode in Figur 8A;
  • Figur 10 eine ebene Ansicht zum Zeigen einer weiteren Ausführungsform des ebenen Layouts der Vorrichtung von Figur 5;
  • Figur 11 eine ebene Ansicht zum Zeigen einer Ausführungsform des ebenen Layouts, wenn individuelle Zellen von Figur 8 als ein Feld ausgelegt sind.
  • Im folgenden wird eine bevorzugte Ausführungsform der Erfindung beschrieben werden.
  • Figur 5 ist eine Querschnittsansicht zum Zeigen der Struktur der nicht-flüchtigen Halbleiterspeichervorrichtung, welche eine bevorzugte Ausfürhungsform der Erfindung ist. In einem Halbleitersubstrat 501 sind der erste verunreinigungsdiffundierte Bereich 502 (Drain) und der zweite verunreinigungdiffundierte Bereich 503 (Source) gebildet, wobei ein Kanalbereich 504 dazwischen liegt. Oberhalb dieses Kanalbereichs 504 ist ein Stapelgate gebildet mit der ersten Gateisolationsschicht 505, der ersten Gateelektrode 506, einer Zwischenschicht- Isolationsschicht 507 und er zweiten Gaetelektrode 508. Auf den Seitenwänden dieses Stapelgates sind Seitenwand- Isolationsschichten 509a und 509b gebildet. Diese Seitenwand-Isolationschichten 509a und 509b sind in Kontakt mit den zweiten Gateisolationsschichten 510a und 510b, welche auf den Halbleitersubstrat 501 gebildet sind. Auf diesen Seitenwand-Isolationsschichten 509a und 509b und den zweiten Gateisolationsschichten 510a und 510b sind die dritten Gateelektroden 511a und 511b gebildet. Eine Verdrahtung 515, 516, 517 und 518 ist verbunden mit dem ersten verunreinigungsdiffundierten Bereich 502, dem zweiten verunreinigungdiffundierten Breich 503, der zweiten Gateelektrode 508 und der dritten Gateelektrode 511a, um vorbestimmte Spannungen daran anzulegen.
  • Bei dieser Ausführungform ist das Halbleitersubstrat 501 ein Siiiziumsubstrat, jede der Isolationsschichten eine Siliziumoxydschicht, jede der Gateelektroden ist aus Polysilizium, und die Verdrahtung ist aus Aluminium. Von den drei Elektroden ist die erste Gatelektrode 506 die erdfreie Elektrode zum Speichern der Ladung, die zweite Gateelektrode 508 ist die Steuerelektrode zum Steuern der Operationen des Schreibens, Löschens und Lesens, und die dritte Elektrode 511a dient als das Selektorgate zum Selektieren der Zelle.
  • Das folgende ist eine Erklärung der Schreib-, Lösch- und Leseoperation für die in Figur 5 gezeigte Vorrichtung.
    • (1) Schreiboperation
  • Zum Schreiben werden positive Spannungen angelegt an die zweite Gateelektrode 508, die dritte Gateeletrode 511a und den ersten verunreinigungsdiffundierten Bereich 502. Dann werden heiße Kanalträger injiziert in die erste Gateelektrode 506, um ein Schreiben durchzuführen.
    • (2) Löschoperation
  • Zum Löschen wird eine positive Spannung angelegt an den ersten verunreinigungsdiffundierten Bereich 502, und die Ladungsträger in der ersten Gateelektrode 506 werden extrahiert in den ersten verunreinigungsdiffundierten Bereich 502 über die erste Isolationsschicht 505 durch das FNT Phänomen.
    • (3) Leseoperation
  • Zum Lesen wird eine positive Spannung angelegt an die dritte Gateelektrode 511, eine Spannung von 0V oder eine positive Spannung niedriger als die Spannung, die benutzt wird zum Schreiben, wird angelegt an die zweite Gatelektrode 508, und eine positive Spannung niedriger als die Spannung, die benutzt wird zum Schreiben, wird angelegt an den ersten verunreinigungsdiffundierten Bereich 502. in diesem Status ermöglicht ein Prüfen, ob oder ob nicht es eine Kanalbildung unterhalb der ersten Gateelektrode 506 gibt, eine Prüfung, ob oder ob nicht es Ladungsträger in der ersten Gateelektrode gibt.
  • Als nächstes werden die drei Operationen konkreter beschrieben werden, und zwar unter Benutzung von Beispielwerten für die angelegten Spannungen. SCHREIBEN LÖSCHEN LESEN der erste verunreinigungsdiffundierte Bereich die zweite Gateelektrode die dritte Gateelektrode oder mehr erdfrei weniger
  • Fig. 6 ist eine Darstellung zum Zeigen der Beziehung zwischen der Löschzeit und den gemessenen Werten für den Zellstrom, der in den nichtselektierten Zellen fließt während eines Lesens nach einem Löschbetrieb. Die Darstellung vergleicht die Werte für die Vorrichtung nach der Ausführungsform und eine herkömmliche Exelvorrichtung. Wie aus dieser Darstellung gesehen werden kann, hat die herkömmliche Exel-Typ Vorrichtung einen rapiden Anstieg in dem Strom der nicht selektierten Zelle, wenn die Löschzeit 10&supmin;² (m sec) oder mehr ist, während es keinen Anstieg in dem Strom der nicht selektierten Zelle für die Vorrichtung nach der vorliegenden Erfindung gibt. Wie bemerkt wurde, tritt ein Überlöschen auf, wenn die Löschzeit länger wird. in diesem Fall fließt bei der herkömmlichen Vorrichtung des Exel-Typs ein Strom ebenfals in nicht selektierten Zellen, wenn ein Lesen durchgeführt wird, aber bei der Vorrichtung nach der vorliegenden Erfindung ist dieser Strom abgeschnitten durch die Gatefunktion der dritten Gateelektrode.
  • Im folgenden werden die Verfahrenszeichnungen Figur 7A bis 7H henutzt zum Beschreiben des Herstellungsprozesses der in Figur 5 gezeigten Vorrichtung.
    • (1) Prozesse gezeigt in Figur 7A
  • Auf einem P-Typ Siliziumsubstrat 701 (Widerstand 10 Ohm x cm) mit Miller Indices 100, wird eine Feldoxydschicht (nicht gezeigt in der Zeichnung) durch das normale LOCOS Verfahren gebildet, und dann wird der durch diese Feldoxydschicht umgebene Teil zum Elementbereich gemacht. Dann wird das thermische Oxidationsverfahren benutzt zum Bilden einer dünnen Oxydschicht 702 von etwa 10 nm (100A) Dicke auf der Oberfläche des Siliziumsubstrats 701. Darauffolgend werden Kanalionen 703 zur Schwellwertsteuerung implantiert durch die dünne Oxydschicht 702.
    • (2) Prozess, gezeigt in Figur 7B
  • Die dünne Oxydschicht 702 wird entfernt durch Ätzen mit NH&sub4;F- Flüssigkeit, und das thermische Oxidationsverfahren wird benutzt zum Bilden der ersten Gateosidationsschicht 704 von etwa 10nm (100A) Dicke. Dann wird das LPCVD Verfahren benutzt zum Abscheiden der ersten Polysiliziumelektrode 705 von etwa 400 nm (4000A) Dicke auf der ersten Gateoxidationsschicht 704. Dann wird das Dampfdiffusionsverfahren mit POCl&sub3; benutzt zum Diffundieren von Phosphor in die erste Plysiliziumelektrode 705. Danach wird das Photolackstrukturieren und Ätzen durchgeführt zum Bilden des Zellschlitzes nicht in der Zeichnung gezeigt). Dann wird die Zwischenschicht Polysilizium-Oxidationsschicht 106 von etwa 30 nm (300A) Dicke gebildet durch das thermische Oxidationsverfahren. Darauf folgend wird das LPCVD Verfahren benutzt zum Abscheiden der zweiten Polysiliziumelektrode 707 von etwa 400 nm (4000A) Dicke auf der Zwischenschicht-Polysilizium-Oxidationsschicht 706. Dann wird das Dampfdiffusionsverfahren mit POCl&sub3; benutzt zum Diffundieren von Phosphor in die zweite Polysiliziumelektrode 707.
    • (3) Prozess, gezeigt in Figur 7C.
  • Ein Photolackstrukturieren und ein anisotropes Ätzen wird durchgeführt für jede der Schichten der ersten Polysiliziumelektrode 705, Zwischenschicht- Polysilizium- Oxydschicht 706 und der zweiten Polysiliziumschicht 707, um die für die Zelle essentiellen Teile zurückzulassen. Dann werden nach dem Photolackstrukturieren Arsenionen implantiert in die Oberfläche des Siliziumsuhstrats 701 unter der Bedingung von 40 keV und 1 x 10¹&sup4; cm&supmin;² zum Bilden des ersten verunreinigungsdiffundierten Bereichs 708.
    • (4) Prozess, gezeigt in Figur 7D
  • Darauffolgend wird das thermische Oxidationsverfahren benutzt zum Bilden der zweiten Gateoxidationsschicht 709 von etwa 15 nm (150A) Dicke und einer Seitenwand-Polysilizium- Oxidationschicht 710 von etwa 30 nm (300A) Dicke. Dann wird das LPCVD Verfahren benutzt zum Abscheiden der dritten Polysiliziumelektrode 711 und Phosphor wird thermisch darin diffundiert.
    • (5) Prozess, gezeigt in Figur 7E
  • Nachdem Photolackstrukturieren durchgeführt ist, wird anisotropes Ätzen durchgeführt zum Entfernen der dritten Polysilizium elektrode 711, wobei nur die dritte Polysiliziumelektrode 711a und 711b auf der Seitenwand des Stapelgates der ersten Polysiliziumelektrode 705 und der zweiten Polysiliziumelektrode 707 verbleibt.
    • (6) Prozess, gezeigt in Figur 7F oder 7G
  • Nach dem Photolackstrukturieren werden Arsenionen implantiert in die Oberfläche des Siliziumsubstrats 701 unter den Bedingungen von 40 keV und 5 x 10¹&sup5; cm&supmin;², um den zweiten verunreinigungsdiffundierten Bereich 712 zu bilden. in diesem Fall kann entweder der Prozess, der in Figur 7F gezeigt ist, oder der, der in Figur 7G gezeigt ist, gewählt werden. Bei dem in Figur 7F gezeigten Prozess bedeckt der Photolack, der nach dem Photolackstrukturieren bleibt, die Drainseite des Gates, so daß ein Hochdichtebereich 713 separiert ist von dem Ende des Gates. Bei dem in Figur 7G gezeigten Prozess wird der Photolack entfernt, so daß eine Ionenimplantation durchgeführt wird über den gesamten Bereich. Danach wird die dritte Gateelektrode 711b der Seitenwand auf der Drainseite benutzt als Maske für die Arsen-Ionenimplantation. Dadurch gibt es eine Selbstausrichtung für den Hochdichtebereich 713, so daß er separiert ist von dem Rand des Stapelgates 705, 707, und zwar um eine Distanz gleich der Breite der Gateelektrode 711b.
  • Weiterhin werden wegen der thermischen Verarbeitung in den obigen Prozessen die Verunreinigungen in dem ersten verunreinigungsdiffundierten Bereich 713 thermisch diffundiert, um den ersten verunigungsdiffundierten Bereich 708 in der Richtung zum Gate (nach links in der Zeichnung) zu verlängern.
    • (7) Prozess, gezeigt in Figur 7H
  • Als nächstes werden wohlbekannte Verfahren benutzt zum Abscheiden der Zwischenschicht-Isolationsschicht 714, zum Öffnen der Kontaktlöcher, zum Abscheiden und Strukturieren der Aluminiumverdahtung 715, 716 (die Aluminiumverdrahtung bezüglich der Gateelektroden 707, 711 ist nicht in der Zeichnung angezeigt), bezüglich des Drain 708, Source 712 und jeder der Gatelektroden 705, 707, 711a und zum Abscheiden der Schutzschicht (nicht in der Zeichnung angezeigt), sowie andere Prozesse zum Vervollständigen der nicht-flüchtigen Halbleiterspeichervorrichtung.
  • Wie aus der Beschreibung der obigen Prozesse ersichtlich, wird ein Selbstausrichtungsprozess benutzt zum Herstellen der dritten Gateelektrode 711, um in gößerer Miniaturisierung und höherer Integration zu resultieren im Vergleich mit herkömmlichen Vorrichtungen des Seeq-Typs.
  • Konkreter gesagt, zeigt ein Vergleich der numerischen Werte, daß, obwohl ein Bereich von 44 um² pro Zelle notwendig ist für herkömmliche Vorrichtungen des Seeq-Typs, der Bereich einer Vorrichtung nach dieser Erfindung niedrig gehalten werden kann auf etwa 60% davon, um die Herstellung kleiner Zellen von etwa demselben Bereich wie herkömmlicher Vorrichtungen des Exel-Typs zu ermöglichen.
  • Unter Benutzung einer individuellen Vorrichtung als ein Beispiel, zeigt Figur 8A ein tatsächliches ebenes Layout der Ausführungsform der nicht-flüchtigen Halbleiterspeichervorrichtung nach der Erfindung. Figuren 8B und 8C sind Querschnittsansichten aufgenommen entlang der Linien A-A' und B-B' in Figur 8A. Zum Erleichtern eines Kontakts mit der Metallverdrahtung sind die Gateelektroden 806, 807, 809 ausgestreckt in der Richtung (lateral in der Zeichnung) senkrecht zu der Richtung (longitudinal in der Zeichnung) des Drain, und der Kontakt zwischen der Metallverdrahtung 818 (in Figur 8C) und der dritten Gateelektrode 811 ist hergestellt auf der rechten Seite von Figur 8A. Auf der linken Seite von Figur 8A ist der Kontakt hergestellt zwischen der zweiten Gatelektrode 808 und der Metallverdrahtung 817 (in Figur 8C). Der Teil der dritten Gatelektrode 811 zum Schaffen des Kontakts mit der Metallverdrahtung 818 ist breiter als das Kontaktloch, und ein Teil davon überlappt mit der zweiten Gatelektrode 808, so daß dieser Überlappteil verbunden ist mit der dritten Gatelektrode 811, gebildet entlang der Seitenwand des Stapelgates der ersten Gateelektrode 8106 und der zweiten Gatelektrode 808.
  • Figur 9 illustriert das Verfahren, das benutzt wird zum Erhalten der Gestalt der dritten Gateelektrode 811, gezeigt in Figur 8. Figur 8 ist eine Ansicht des Strukturierens nach der Vervollständigung des in Figur 7D angezeigten Prozesses, des Photolacks 819, so daß er mit der zweiten Gatelektrode 808 unter der Polysiliziumschicht, die die dritte Gatelektrode 811 wird, überlappt. Nachdem dieser Strukturierprozess vervollständigt ist, werden anisotrope Ätztechniken benutzt zum Ätzen des Polysilizium, das die dritte Gateelektrode wird, so daß der Teil des Polysiliziums, der bedeckt ist mit dem Polysilizium- Photolack 819, und das Polysilizium entlang der Seitenwand des Stapelgates verbleibt, um die Gestalt der dritten Gateelektrode in Figur 8 zu bilden.
  • Figur 10 ist ein Plan einer Ausführungsform der nichtflüchtigen Halbleiterspeichervorrichtung nach der Erfindung, unter Benutzung einer individuellen Vorrichtung als Beispiel. Bei dieser Ausführungsform wird der Kontakt zwischen der dritten Gatelektrode 1011 und der Metallverdrahtung hergestellt auf derselben Seite vom Kanal wie der Kontakt zwischen der zweiten Gatelektrode 1008 und der Metallverdrahtung.
  • Figur 11 ist ein Plan einer Layout-Ausführungsform, wobei individuelle Zellen des Typs der nicht-flüchtigen Halbleiterspeichervorrichtung der Erfindung, wie gezeigt in Figur 8, in Feldform angeordnet sind. Obwohl nicht angedeutet in der Zeichnung, ist die Metallverdrahtung zum Verbinden der ersten verunreinigungsdiffundierten Bereiche 1102 (Drains) verbunden, um in der Lage zu sein, eine gleiche Spannung zuzuführen an die Drains 1102 oberhalb und unterhalb davon. Die zweiten Gatelektroden (Steuergates) 1108 und die dritten Gateelektroden (Selektgates) 1111 führen beide gemeinsame Spannungen an mehr an ein Zelle zu. Der zweite Verunreinigungdiffundierte Bereich 103 ist die Source für alle damit verbundenen Zellen. Deshalb kann das Muster der Zellen sowohl vertikal als auch horizontal wiederholt werden, wobei jede Zelle einen Drain mit der Zelle darüber oder darunter teilt, und eine Source teilt mit allen Zellen in der Reihe von Zellen und denen in der Reihe von Zellen darunter oder darüber.

Claims (9)

1. Nicht-flüchtige Halbleiterspeichervorrichtung, welche elektrisch beschrieben und gelöscht werden kann, mit:
einem Halbleitersubstrat (501,701,801);
einem ersten verunreinigungsdiffundierten Bereich (502,708,802,1102) und einem zweiten verunreinigungsdiffundierten Bereich (503,712,803,1103) mit einem Leitungstyp, der entgegengesetzt ist dem des Haibleitersubstrats (501, 701, 801), an dessen Oberfläche sie vorgesehen sind, wobei der erste und zweite verunreinigungsdiffundierte Bereich einen Drain- und Sourcebereich bilden;
einem Stapelgate einschließlich einer ersten Gateelektrode (506,705,806,1106), vorgesehen über einer ersten Gateisolationsschicht (505,704,805) oberhalb eines Kanalbereichs (504, 703,804) zwischen den zwei verunreinigungsdiffundierten Bereichen (502,708,802,1102; 503,712,803,1103) auf dem Halbleitersubstrat (501,701,801), einer zweiten Gateelektrode (508,707,808,1108) vorgesehen über einer Zwischenschicht-Isolationsschicht (507,706,807) auf der ersten Gateelektrode (506,705,806,1106);
einem ersten Abschnitt (511b,711b,811,1111) einer dritten Gateelektrode (511,711,811,1111), vorgesehen über einer zweiten Gateisolationsschicht (510,709,810) auf dem ersten verunreinigungsdiffundierten Bereich (502,708,802,1102) und über einer ersten Seitenwand-Isolationsschicht (509,710,809) auf einer Seitenwand des Stapelgates; und
einer Verdrahtungseinrichtung (515-8;715,716;815-8) zum Zuführen vorbestimmter Spannungen an den ersten verunreinigungsdiffundierten Bereich (502,708,802,1102), den zweiten verunreinigungsdiffundierten Bereich (503,712,803, 1103), die zweite Gateelektrode (508,708,808,1108) und die dritte Gateelektrode (511,711,811,1111),
dadurch gekennzeichnet, daß
ein zweiter Abschnitt (511a,711a,811,1111) der dritten Gateelektrode (511,711,811,1111) vorgesehen ist über einer dritten Gateisolationsschicht (510,709,810) auf dem Kanalbereich (504,703,804) und über einer zweiten Seitenwand-Isolationsschicht (509,710,809) auf der anderen Seitenwand des Stapelgates.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verunreinigungsdichte des ersten verunreinigungsdiffundierten Bereichs (502,708,802,1102) niedriger ist als die des zweiten verunreinigungsdiffundierten Bereichs (503,712,803,1103).
3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Kontakt zwischen der zweiten Gatelektrode (508,708,808, 1108) und der Verdrahtungseinrichtung und der Kontakt zwischen der dritten Gateelektrode (511,711,811,1111) und der Verdrahtungseinrichtung vorgesehen sind auf gegenüberliegenden Seiten des Kanalbereichs.
4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Gateelektrode (508,707,808,1108) und die dritte Gateelektrode (511,711,811,1111) sich in die Richtung im wesentlichen senkrecht zur Richtung vom ersten veruneinigungsdifffundierten Bereich (502,708,802,1102) zum zweiten verunreinigungsdiffundierten Bereich (503,712,803, 1103) erstrecken.
5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Kontakt zwischen der zweiten Gatelektrode (508,708,808, 1008,1108) und der Verdrahtungseinrichtung und der Kontakt zwischen der dritten Gateelektrode (511,711,811,1111) und der Verdrahtungseinrichtung vorgesehen sind auf der gleichen Seite des Kanalbereichs.
6. Nicht-flüchtige Halbleiterspeichervorrichtung mit einer Vielzahl von Speichervorrichtungen nach Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl individueller Speichervorrichtungen angeordnet sind in einem Feld, das sich erstreckt in die Richtung der Gateelektroden und wobei die individuellen Zellen den zweiten verunreinigungsdiffundierten Bereich (503,712,803,1103), die zweite Gateelektrode (508,708,808,1008,1108) und die dritte Gatelektrode (511,711,811,1011,1111) teilen.
7. Verfahren zum Ansteuern der nicht-flüchtigen Halbleiterspeichervorrichtung nach Anspruch 1 mit den Schritten:
im Fall des Schreibens Anlegen von Spannungen der gleiche Polarität an die zweite Gatelektrode (508,707,808,1008, 1108), die dritte Gatelektrode (511,711,811,1011,1111) und den ersten verunreinigungsdiffundierten Bereich (502,708,802,1102) zum injizieren von heißen Kanalladungsträgern in die erste Gateelektrode (506,705, 806,1106);
im Fall des Löschens Anlegen einer Spannung der Polarität an den ersten verunreinigungsdiffundierten Bereich (502,708, 802,1102) zum Extrahieren der Ladungsträger von der ersten Gateelektrode (506,705,806,1106) durch die erste Gateisolationsschicht (505,704,805); und
im Fall des Lesens Anlegen einer Spannung der Polarität an die Gateelektrode (511,711,811,1011,1111) und Anlegen von Spannung derselben Polarität aber einer niedrigeren Spannung als der, welche zum Schreiben benutzt wird, an die zweite Gateelektrode (508,707,808,1008,1108) und den ersten verunreinigungsdiffundierten Bereich (502,708,802,1102), wodurch die Gegenwart einer Kanalbildung unterhalb der ersten Gateelektrode (506,705,806,1106) bestimmt werden kann, so daß geprüft wird, ob oder ob nicht es Ladungsträger in der ersten Gateelektrode (506,705,806,1106) gibt.
8. Verfahren zum Herstellen der nicht-flüchtigen Halbleiterspeichervorrichtung von Anspruch 1 mit den Schritten:
Bilden einer ersten Gateisolationsschicht (704), einer ersten Gatelektrode (705), der Zwischenschicht- Isolationsschicht (706) und einer zweiten Gateelektrode (707), welche der Reihenfolge nach auf einem Halbleitersubstrat (701) gestartet sind;
Bilden eines ersten verunreinigungsdiffundierten Bereichs (708) in dem Substrat (701) unter Benutzung der gestapelten Schicht (705, 706, 707 als Maske;
Bilden einer zweiten Gateisolationsschicht (709) um die gestapelten Schichten (705,706,707) und Bilden von Seitenwand-Isolationsschichten (710) auf den Seitenwänden der gestapelten Schicht (705,706,707);
Bilden einer dritten Gateelektrode (711a,711b) auf den seitenwand-Isolationsschichten (710) und der zwetien Gateisolationsschicht (709); und
Bilden eines zweiten verunreinigungsdiffundierten Bereichs (712) in dem Substrat (701) unter Benutzung eines ersten Abschnitts der dritten Gateelektrode (711a,711b) als Maske.
9. Verfahren nach Anspruch 8, gekennzeichnet durch einen weiteren Schritt des Bildens eines Hochdichtebereichs (713) in einem ausgewählten Teil des ersten verunreinigungsdiffundierten Bereichs (708) gleichzeitig mit der Bildung des zweiten verunreinigungsdiffundierten Bereichs (712).
DE68916297T 1988-03-30 1989-03-30 Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung. Expired - Fee Related DE68916297T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63077671A JPH01248670A (ja) 1988-03-30 1988-03-30 不揮発性半導体記憶装置ならびにその動作方法および製造方法

Publications (2)

Publication Number Publication Date
DE68916297D1 DE68916297D1 (de) 1994-07-28
DE68916297T2 true DE68916297T2 (de) 1994-11-24

Family

ID=13640345

Family Applications (1)

Application Number Title Priority Date Filing Date
DE68916297T Expired - Fee Related DE68916297T2 (de) 1988-03-30 1989-03-30 Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung.

Country Status (4)

Country Link
EP (1) EP0335395B1 (de)
JP (1) JPH01248670A (de)
KR (1) KR960012056B1 (de)
DE (1) DE68916297T2 (de)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2597719B2 (ja) * 1989-07-31 1997-04-09 株式会社東芝 不揮発性半導体記憶装置およびその動作方法
JP2598523B2 (ja) * 1989-09-20 1997-04-09 三星電子株式會社 不揮発性の半導体記憶装置及びその製造方法
DE69131032T2 (de) * 1990-06-28 1999-10-21 National Semiconductor Corp., Santa Clara Verfahren zum Herstellen einer EPROM-Zelle mit geteiltem Gate und mit Polysilizium-Abstandhaltern
US5063172A (en) * 1990-06-28 1991-11-05 National Semiconductor Corporation Manufacture of a split-gate EPROM cell using polysilicon spacers
US5115288A (en) * 1990-06-28 1992-05-19 National Semiconductor Corporation Split-gate EPROM cell using polysilicon spacers
US5108939A (en) * 1990-10-16 1992-04-28 National Semiconductor Corp. Method of making a non-volatile memory cell utilizing polycrystalline silicon spacer tunnel region
DE69219669T2 (de) * 1991-06-07 1997-11-13 Sharp Kk Nichtflüchtiger Speicher
TW232092B (de) * 1991-07-01 1994-10-11 Sharp Kk
US5268585A (en) * 1991-07-01 1993-12-07 Sharp Kabushiki Kaisha Non-volatile memory and method of manufacturing the same
US5284784A (en) * 1991-10-02 1994-02-08 National Semiconductor Corporation Buried bit-line source-side injection flash memory cell
US5910912A (en) * 1992-10-30 1999-06-08 International Business Machines Corporation Flash EEPROM with dual-sidewall gate
US5471422A (en) * 1994-04-11 1995-11-28 Motorola, Inc. EEPROM cell with isolation transistor and methods for making and operating the same
JP2658907B2 (ja) * 1994-09-29 1997-09-30 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
US6262451B1 (en) * 1997-03-13 2001-07-17 Motorola, Inc. Electrode structure for transistors, non-volatile memories and the like
KR100448086B1 (ko) * 1997-05-23 2005-06-16 삼성전자주식회사 비휘발성메모리장치및그제조방법
JP4488565B2 (ja) * 1999-12-03 2010-06-23 富士通株式会社 半導体記憶装置の製造方法
TW527652B (en) 2002-02-06 2003-04-11 Taiwan Semiconductor Mfg Manufacturing method of selection gate for the split gate flash memory cell and its structure
US6710416B1 (en) * 2003-05-16 2004-03-23 Agere Systems Inc. Split-gate metal-oxide-semiconductor device
KR100598107B1 (ko) * 2004-09-21 2006-07-07 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성 방법
KR100614644B1 (ko) * 2004-12-30 2006-08-22 삼성전자주식회사 비휘발성 기억소자, 그 제조방법 및 동작 방법
US8470670B2 (en) 2009-09-23 2013-06-25 Infineon Technologies Ag Method for making semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4099196A (en) * 1977-06-29 1978-07-04 Intel Corporation Triple layer polysilicon cell
JPS6046554B2 (ja) * 1978-12-14 1985-10-16 株式会社東芝 半導体記憶素子及び記憶回路
JPH0715973B2 (ja) * 1984-11-29 1995-02-22 新技術事業団 半導体不揮発性メモリ
JPS61148863A (ja) * 1984-12-24 1986-07-07 Hitachi Ltd 半導体集積回路装置
US4754320A (en) * 1985-02-25 1988-06-28 Kabushiki Kaisha Toshiba EEPROM with sidewall control gate
JPS6288368A (ja) * 1985-10-15 1987-04-22 Seiko Instr & Electronics Ltd 半導体不揮発性メモリ
JPS6352478A (ja) * 1986-08-22 1988-03-05 Hitachi Ltd 半導体集積回路装置

Also Published As

Publication number Publication date
EP0335395A2 (de) 1989-10-04
EP0335395A3 (en) 1990-07-25
DE68916297D1 (de) 1994-07-28
JPH01248670A (ja) 1989-10-04
EP0335395B1 (de) 1994-06-22
KR890015417A (ko) 1989-10-30
KR960012056B1 (ko) 1996-09-11

Similar Documents

Publication Publication Date Title
DE68916297T2 (de) Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung.
DE68924849T2 (de) Nichtflüchtiger halbleiterspeicher und verfahren zur herstellung.
DE19619705C2 (de) Nichtflüchtige Halbleiterspeichervorrichtung mit einem in einem Graben angeordneten Gateelektrodenabschnitt und deren Herstellungsverfahren
DE69432568T2 (de) Selbstjustierende flash-eeprom-zelle mit doppelbit-geteiltem gat
DE69527388T2 (de) EEPROM-Zelle mit Isolationstransistor und Betriebs- und Herstellungsverfahren
DE102005045863B4 (de) Nichtflüchtiges Speicherbauelement und Verfahren zu seiner Herstellung
DE69023961T2 (de) Bit- und Block-Löschen einer elektrisch löschbaren und programmierbaren Nur-Lese-Speicheranordnung.
DE3123876C2 (de) Nicht-flüchtige Halbleiter-Speichervorrichtung
EP0341647B1 (de) Nichtflüchtige Speicherzelle und Verfahren zur Herstellung
DE3782279T2 (de) Elektrisch veraenderbare, nichtfluechtige speicheranordnung vom schwebenden gate-typ, mit geringerer tunneleffektflaeche und herstellung derselben.
DE19527682B4 (de) Verfahren zur Herstellung einer EEPROM-Flashzelle
DE4114344C2 (de) Herstellungsverfahren und Aufbau einer nicht-flüchtigen Halbleiterspeichereinrichtung mit einer Speicherzellenanordnung und einem peripheren Schaltkreis
DE4329304C2 (de) Flash-EEPROM und Herstellungsverfahren dafür
DE69618302T2 (de) Halbleiterspeicheranordnung und Verfahren zur Steuerung
DE19611438B4 (de) Flash-EEPROM-Speicherzelle mit zwei Floatinggate-Elektroden und Verfahren zu deren Herstellung
DE19533709C2 (de) Nicht-flüchtige Halbleiterspeichervorrichtung mit einem Zweischicht-Schwebe-Gate-Aufbau und Herstellungsverfahren derselben
DE68909350T2 (de) Hochintegrierte EPROM-Speicheranordnung mit einer quadratischen Gitterorganisation und mit einem verbesserten Kopplungsfaktor.
DE69017863T2 (de) Nichtflüchtige EPROM-Speicherzelle mit geteiltem Gate und selbstausrichtendes Feldisolierungsverfahren zur Herstellung.
DE69013094T2 (de) Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung.
EP0024311A2 (de) Verfahren zum Herstellen eines hochintegrierten Festwertspeichers
DE19724469C2 (de) Flashspeicher mit I-förmigem potentialungebundenem Gate und Verfahren zu dessen Herstellung
DE69622115T2 (de) Verbesserungen an nichtflüchtigen Speicheranordnungen oder bezüglich derselben
DE102006007714A1 (de) Nichtflüchtiges Speicherbauelement und Verfahren zur Herstellung desselben
DE102008021396A1 (de) Speicherzelle
DE3139846C2 (de)

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee