JPH0964214A - 不揮発性メモリ及びその不揮発性メモリをプログラムする方法 - Google Patents

不揮発性メモリ及びその不揮発性メモリをプログラムする方法

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Abstract

(57)【要約】 【課題】 マルチレベルのプログラミング中に同時検証
が可能で、プログラミングのための領域と検証のための
領域が互いに完全分離される不揮発性メモリ及びそれを
プログラマする方法を提供すること。 【解決手段】 フローティングゲートと、フローティン
グゲートとの間に第１電流経路を有し、この第１電流経
路を介してフローティングゲートへ電荷キャリアを供給
又はフローティングゲートに予め蓄積された電荷キャリ
アを放出することによりプログラミングを行うプログラ
ミング領域と、フローティングゲートとの間に第１電流
経路とは異なる第２電流経路を有し、この第２電流経路
を介してプログラミング中にフローティングゲートの電
荷量を検証する検証領域とから構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】本発明は不揮発性メモリ及びその不
揮発性メモリをプログラムする方法に関する。
【０００２】
【従来の技術】一般に、ＥＥＰＲＯＭやフラッシュＥＥ
ＰＲＯＭ等の不揮発性半導体メモリを大容量記憶媒体と
して使用しよとする時の一番大きな問題点は、メモリの
ビット当たりのコストが非常に高いということである。
従って、最近かかる問題点を解決するために、マルチビ
ットセルに関する研究が行われている。
【０００３】従来の不揮発性メモリの集積度は、メモリ
セルの個数と１対１の対応関係にある。一方、マルチビ
ットセルはメモリセルの一つに２ビット以上のデータを
記憶することにより、メモリセルのサイズを小さくしな
くても同一チップの面積に対するデータの記憶集積度を
大幅高めることができる。
【０００４】マルチビットセルを具現するためには、各
メモリセルに３つ以上のしきい値電圧レベルをプログラ
ムしなければならない。たとえば、セル当たり２ビット
のデータを記憶するためには、２2 ＝４、即ち４段階の
しきい値レベルで各セルをプログラムすることができな
ければならない。４段階のしきい値レベルは論理的に０
０、０１、１０、１１の各ロジック状態に対応させるこ
とができる。このようなマルチレベルプログラムの一番
大きな課題は、各しきい値電圧レベルは約０.５Ｖの統
計的な分散を有するということである。従って、それぞ
れのしきい値レベルを正確に調節して分散を低減すると
より多くのレベルをプログラムすることができ、且つセ
ル当たりのビット数も増加させることができる。
【０００５】前記の電圧分散を低減するための一環とし
て、一般的にプログラムと検証(verifying）を繰り返し
てプログラムを行う技法を使用している。この技法では
所望のしきい値レベルで不揮発性メモリセルをプログラ
ムするために、一連のプログラム電圧パルスをセルに加
える。セルが所望のしきい値レベルに達したかどうかを
検証するために、各電圧パルスの間に読み取り過程が行
われる。各検証中に、検証されたしきい値レベルが所望
のしきい値レベルに達すると、プログラム過程が終了す
る。かかるプログラムと検証を繰り返し行う方式では、
有限のプログラム電圧パルスの幅によるしきい値レベル
のエラー分散を低減し難い。また、前記のプログラムと
検証を繰り返すアルゴリズムを回路で実現するので、チ
ップの周辺回路の面積が増加する。さらに、前記の反復
的な方法はプログラム時間が長くなるという短所があ
る。
【０００６】このような短所を除去するために、SunDis
k社の R.Cerneaは米国特許第5,422,842号でプログラム
と同時に検証する技法を紹介した。図１（Ａ）は上記特
許に記載された不揮発性メモリ回路図である。図１
（Ａ）に示すように、その不揮発性メモリセルはコント
ロールゲート１、フローティングゲート２、ソース３、
チャンネル領域４、及びドレイン５とから構成されてい
る。プログラムされるに充分な電圧をコントロールゲー
ト１及びドレイン５に加えると、ドレイン５とソース３
との間に電流が流れる。この電流を与えられた基準電流
と比較して基準電流より小さいか同一の値に達すると、
プログラム停止信号を発生させる。このような過程は図
１（Ｂ）によく表れている。
【０００７】この先行技術ではプログラムと同時にプロ
グラム状態を自動的に検証することにより、プログラム
と検証を繰り返す反復技法の短所を補完することができ
る。しかし、前記R.Cerneaの技法ではプログラム動作の
ためのプログラムゲートを別に使用しない。すなわち、
プログラム電流経路とセンシング（又は検証）電流経路
が完全に分離される構造となっていない。従って、プロ
グラム動作とセンシング動作をそれぞれ別々に最適化さ
せるのが困難である。また、プログラム電流とモニタリ
ング電流が分離されていないため、セルのしきい値電圧
を直接的に制御しにくい。
【０００８】上記先行技術では、メモリセルの各端子に
加える電圧は固定し、各レベルに該当する基準電流を変
化させる方法によってマルチレベルのプログラムを行っ
ていた。このような技法では図１（Ｂ）に示されている
ように、検出用の基準電流は一般的にセルのしきい値電
圧との明白な関係を見つけ難く、且つしきい値電圧と線
形な関係もない。
【０００９】一方、ＥＥＰＲＯＭ又はフラッシュＥＥＰ
ＲＯＭのセル構造は、チャンネル領域上のフローティン
グゲートの位置によって２つに大別される。第１は、セ
ルのチャンネル領域をフローティングゲートが完全に覆
っている単純積層ゲート(simple stacked gate) 構造で
あり、第２はフローティングゲートがソースとドレイン
との間のチャンネル領域上の一部だけを覆っているチャ
ンネル分離形(split-channel) 構造である。
【００１０】前記チャンネル領域のうちフローティング
ゲートの無い領域はトランスファトランジスタと呼ば
れ、このトランスファトランジスタは過剰消去の問題を
除去するために導入されていた。従って、チャンネル分
離形セルは単純積層構造に比べてセルのサイズが大きい
という短所をもっている。フラッシュＥＥＰＲＯＭは、
２重ポリゲートを使用したか、それとも３重ポリゲート
を使用したかによって区分される。２重ポリゲートは一
般的に単純積層構造に適用される。３重ポリゲートは主
にチャンネル分離形セルに適用される。このようなＥＥ
ＰＲＯＭ又はフラッシュＥＥＰＲＯＭのメモリセルに関
しては、米国特許第5,268,318 号によく説明されてい
る。ところが、今までの従来技術では３重ポリの３番目
のポリゲートはただデータ消去時にのみ使用される消去
ゲートであった。フラッシュＥＥＰＲＯＭにおける消去
動作は多数のセルからなるブロック単位で行われる。
【００１１】図２（Ａ）は単純積層ゲート構造を有する
従来の不揮発性メモリセルを示す図であり、図２（Ｂ）
はチャンネル分離形構造を有する従来の不揮発性メモリ
セルを示す図である。図２（Ａ）と（Ｂ）は従来の不揮
発性メモリセルの構造とともにプログラムと消去過程を
示している。図２（Ａ）において、６はコントロールゲ
ート、７はフローティングゲート、８はソース、９はド
レイン、１０はチャンネル領域、１１は消去用ゲートで
ある。図２（Ｂ）において、１３はコントロールゲー
ト、１４はフローティングゲート、１５はソース、１６
はドレイン、１７はチャンネル領域、１８は消去用ゲー
トである。図２（Ａ）と（Ｂ）によれば、プログラム動
作時の消去ゲート１１、１８は不要なゲートであるの
で、図２（Ａ）と（Ｂ）の従来セルはプログラム動作時
には実質的に２重ポリゲーのト構造と同一になる。
【００１２】
【発明が解決しようとする課題】つまり、今までの先行
技術では全てのプログラム動作時、コントロールゲー
ト、ソース又は、及びドレインの電極だけでプログラム
を行ったために、メモリセルの内部でプログラム電流経
路と検証（又はセンシング）電流経路を分離するのが難
しかった。従って、直接的で効果的にマルチレベルをコ
ントロールするのが難しいという短所があった。
【００１３】本発明は上記の問題点を解決するためのも
ので、その目的は２段レベル又はマルチレベルのプログ
ラム中に同時検証が可能であるばかりではなく、プログ
ラム領域と検証領域が互いに完全分離される不揮発性メ
モリ及びその不揮発性メモリをプログラムする方法を提
供することにある。本発明の他の目的はマルチレベルの
プログラム時、各しきい値レベルをコントロールゲート
に印加される電圧で調節し、各しきい値レベルとそれに
対応するコントロールゲートの印加電圧が互いに線形的
な関係にある不揮発性メモリ及びそれをプログラムする
方法を提供することにある。本発明の別の目的は、トラ
ンスファトランジスタの無い単純積層構造をもって過剰
消去の問題を除去することができ、さらに、セル面積を
低減することのできる不揮発性メモリ及びその不揮発性
メモリをプログラムする方法を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、フローティングゲートと、フローティ
ングゲートとの間に設けた第１電流経路を介してフロー
ティングゲートへ電荷キャリアを供給したり或いはフロ
ーティングゲートに予め蓄積された電荷キャリアを放出
したりすることによりプログラムを行うプログラム領域
と、フローティングゲートとの間の第１電流経路とは異
なる第２電流経路を介してプログラム中にフローティン
グゲートの電荷量を検証する検証領域とを有することを
特徴とする。
【００１５】上記の目的を達成する、本発明の不揮発性
メモリをプログラムする方法は、プログラムのための電
荷キャリアがプログラムゲートからフローティングゲー
トに供給され、チャンネル領域には反転層が形成される
ように、前記コントロールゲートに第１電圧、プログラ
ムゲートに第２電圧を供給するステップと、プログラム
中に前記反転層の導電度を監視し、その導電度が設定の
基準値に達するとき前記コントロールゲートとプログラ
ムゲートに第１電圧と第２電圧のうち少なくとも一つの
供給を中断するステップとを備えることを特徴とする。
【００１６】また本発明の第２の態様は、第１領域と第
２領域に区分されるフローティングゲートと、前記フロ
ーティングゲートの第１領域、第１ドレイン及び共通ソ
ースからなり、プログラムのために前記フローティング
ゲートへ電荷キャリアを供給する第１しきい値電圧を有
するプログラムＦＥＴと、プログラムのために前記フロ
ーティングゲートへ供給される電荷キャリアの量を制御
するコントロールゲートと、そして前記フローティング
ゲートの第２領域、第２ドレイン、及び前記共通ソース
からなり、プログラム中にフローティングゲートへ供給
された電荷キャリアの量を検証する第２しきい値電圧を
有するモニタリングＦＥＴとを有することを特徴とす
る。
【００１７】さらに、本発明の不揮発性メモリをプログ
ラムする第２の態様の方法は、プログラムのために電荷
キャリアが第１チャンネル領域を介してフローティング
ゲートへ供給され、第２チャンネル領域に反転層が形成
されるように、前記コントロールゲートに第１電圧を、
第１ドレインに第２電圧を供給するステップと、プログ
ラム中に前記反転層の導電度を監視し、監視された導電
度が基準値に達するとき前記コントロールゲートと第１
ドレインにそれぞれ第１電圧と第２電圧のうち少なくと
も一つを供給するのを中断するステップとを備えること
を特徴とする。
【００１８】
【発明の実施の形態】第１実施例 図３（Ａ）は本発明の第１実施例の概念による不揮発性
メモリセルの構成ブロック図である。前記図３（Ａ）に
よれば、不揮発性メモリセルは、フローティングゲート
と、フローティングゲートとの間に設けた第１電流経路
を介してフローティングゲートに電荷キャリアを供給し
たり或いはフローティングゲートに予め蓄積された電荷
キャリアを放出することによりプログラムを行うプログ
ラム領域と、そしてフローティングゲートとの間に第１
電流経路とは異なる第２電流経路を介してプログラム中
にフローティングゲートの電荷量を検証する検証領域と
から構成される。
【００１９】図３（Ｂ）は本発明の第１実施例による不
揮発性メモリの回路図である。前記図３（Ｂ）によれ
ば、不揮発性メモリセルはフローティングゲート３１
と、２段レベル又はマルチレベルのプログラムのために
そのフローティングゲート３１にネガティブ電荷（電
子）或いはポジティブ電荷（ホール）を供給するプログ
ラムゲート３２と、プログラムのためにこのプログラム
ゲート３２からフローティングゲート３１へ供給される
電荷の量を制御するコントロールゲート３３と、単一レ
ベル又はマルチレベルのプログラム中にフローティング
ゲート３１に供給された電荷を検証するトランジスタ３
４とから構成される。ここで、トランジスタ３４は前記
のフローティングゲート３１、ソース３５、ドレイン３
６、及びソースとドレインとの間に位置したチャンネル
領域３７から構成される。
【００２０】図３（Ｂ）に示すように、本発明による不
揮発性メモリは、第３のプログラムゲート３２を用いて
２段又はマルチレベルのプログラムを行い、それらのプ
ログラム中にフローティングゲート３１の電荷の量をト
ランジスタ３４を介してプログラムが完了したかどうか
を検証するように構成されている。従って、コントロー
ルゲート３３とフローティングゲート３１とプログラム
ゲート３２は２段レベル又はマルチレベルのプログラム
だけを行い、これに対して、トランジスタ３４はそのプ
ログラム中にプログラムが完了したか或いは進行中であ
るかどうかを検証するために、フローティングゲート３
１の電荷量を監視する機能だけを行う。即ち、プログラ
ム領域は検証領域と完全に分離され、この２つの領域は
フローティングゲート３１を介して連結されている。
【００２１】実質的に、プログラム領域に該当するフロ
ーティングゲート３１とプログラムゲート３２はトンネ
ルダイオードを構成するものである。従って、プログラ
ムはそのトンネルダイオードを介したトンネリングメカ
ニズムによって行われる。一方、先行技術は前述したよ
うに、プログラムゲート３２を使用することなく、トラ
ンジスタ３４のドレイン３６及びチャンネル領域３７を
介してプログラム及び検証を一緒に行う。従って、本発
明はこのような点において先行技術と明確に異なる。
【００２２】以下、図３の不揮発性メモリを用いて２段
レベル又はマルチレベルのプログラムを行う方法を説明
する。本発明によるプログラム方法としては、電圧検出
方法と電流検出方法がある。まず、電流検出方法につい
て説明する。図４は電流検出を用いたプログラム方法を
説明するための回路図である。この回路は第１電圧源３
８、第２電圧源３９、第３電圧源４０、第４電圧源４
１、電流検出部４２、及び図３に示した不揮発性メモリ
１００から構成される。
【００２３】ＰS は外部から供給されるプログラムスタ
ート信号であり、ＶSTはプログラム停止信号である。第
１電圧源３８はマルチレベルのプログラム中のｉ番目し
きい値レベルのプログラムのために不揮発性メモリ１０
０のコントロールゲート３３へ電圧ＶC,i（ｉ＝０、
１、２、・・・、ｎー１）を与える。従って、電圧Ｖ
C,iは各レベルごとに変わる値を有する。第２電圧源３
９は２段レベル又はマルチレベルのプログラムのために
プログラムゲート３２に電圧ＶPを与える。電圧ＶPは常
に一定のネガティブ電圧値を有する。第３電圧源４０は
２段レベル又はマルチレベルのプログラム中にプログラ
ム状況を、即ちドレイン電流ＩD,i（ｔ）を監視するた
めにドレイン３６に電圧ＶDを誘起させる。第４電圧源
４１はソース３５に電圧ＶSを供給する。ここで、ＶSは
接地電圧である。またＩD,i（ｔ） はドレイン３６に流
れる電流を意味する。
【００２４】電流検出部４２はしきい値電流Ｉthを有
し、ｉ番目のしきい値レベルのプログラム中にドレイン
３６に流れる電流ＩD,i（ｔ） がしきい値電流Ｉthに達
するとプログラム停止信号ＶSTを発生させる。即ち、プ
ログラム停止信号ＶSTはＩD,i（ｔ）≦Ｉth（at t＝ｔ
ｐ)の条件のもとで発生し、この時の時間ｔｐはｉ番目
のしきい値レベルのプログラムが完了した時間を意味す
る。ここで、電流検出部４２のＩthは基本的に零より大
きいか同一の任意の値と定めることができる。ただ、し
きい値電流Ｉthが大きければ、マルチレベルのプログラ
ムの初期にＩD,i（０）＞Ｉth の条件を満足するよう
に、フローティングゲート３１における初期電圧値Ｖ
F,i（０） もそれぞれ大きくならなければならない。さ
らに、初期電圧値ＶF,i（０）を大きくするためには、
与えらた電圧ＶPに対してコントロールゲート３３に電
圧ＶC,i がそれだけ高い値で印加されなければならな
い。逆に、しきい値電流Ｉthを小さくすると、コントロ
ールゲート３３の電圧ＶC,i を低減することができる。
【００２５】ドレイン３６の電流ＩD,i（ｔ）をさらに
定義すると、ドレイン電流ＩD,i（ｔ）は時間に従属す
る電流である。この電流値ＩD,i（ｔ） はｉ番目レベル
のプログラム中にフローティングゲート３１における電
圧ＶF,i（ｔ） によってトリガされたドレイン３６にお
ける電流値を意味し、プログラムの初期に一番大きい値
を有し、プログラムの進行中に減少する。そして、その
減少した値が電流検出部４２のしきい電流Ｉthに達する
と、電流検出部からプログラム停止信号ＶSTを発生させ
る。
【００２６】上述した条件のもとでドレイン電流の検出
を用いた２段又はマルチレベルのプログラム過程を図
４、図５及び図６を参照して説明する。図５（Ａ）乃至
（Ｉ）は図４の各ノードにおける波形を示すものであ
り、図６は本発明による２段レベル又はマルチレベルの
プログラム過程を示すフローチャートである。プログラ
ムを行う前はそのセルが消去状態にあると仮定する。こ
の実施態様では、消去状態は最下位レベルであるレベル
ゼロを意味する。そして、Ｐ型基板上にｎ型チャンネル
が形成された構造のフローティングゲートＦＥＴと仮定
する。勿論、ｎ型基板上にＰ型チャンネルが形成される
構造のフローティングゲートＦＥＴと仮定することもで
きるが、この場合は、印加電圧の極性を逆にし、ノード
電圧としきい値電圧の符号を逆にすると、前記の場合と
同一の動作を行うことができる。
【００２７】まず、外部から２段レベル又はマルチレベ
ルのプログラムのために、図５（Ａ）のようにプログラ
ムスタート信号ＰS が与えられると、ｉ番目レベルのプ
ログラムのためにコントロールゲート３３に印加される
ポジティブ電圧ＶC,i が所定の値にセットされる。ポジ
ティブ電圧ＶC,i がセットされると、これと同時にフロ
ーティングゲート３１における電荷の変化を検証するた
めに電流検出部４２がセットアップされる。
【００２８】そして、図５（Ａ）のプログラムスタート
信号ＰS が与えられるとともに、第１電圧源３８と第２
電圧源３９からは図５（Ｂ）に示したポジティブ電圧Ｖ
C,iと図５（Ｃ）に示したネガティブ電圧ＶP がコント
ロールゲート３３とプログラムゲート３２にそれぞれ与
えられる。これにより、プログラムゲート３２とフロー
ティングゲート３１との間には、図５（Ｇ）に示したト
ンネリング電圧Ｖtun、 i（ｔ） が印加され、プログラム
ゲート３２からフローティングゲート３１へｉ番目のし
きい値レベルのプログラムのために電荷が供給される。
従って、フローティングゲート３１には図５（Ｄ）に示
すように、ｉ番目しきい値レベルのプログラムのための
電圧ＶF,i（ｔ） がフローティングゲート３１に印加さ
れ、電界効果トランジスタ３４のチャンネル領域３７に
は反転層が形成される。
【００２９】ソース３５とドレイン３６及びチャンネル
領域３７は半導体基板内にあるので、反転層が形成され
ると、電流がドレイン３６からチャンネル領域３７を経
てソース３５へ流れることになる。もちろん、第３電圧
源４０と第４電圧源４１からはドレイン電圧ＶD とソー
ス電圧ＶS がドレイン３６とソース３５にそれぞれ誘起
されるように電圧が供給される。このとき、ドレイン３
６には電流ＩD,i（ｔ） が流れ、図５（Ｅ）に示すよう
に電流ＩD,i（ｔ） は初期に一番大きい値を有し、プロ
グラムが進行されるにしたがって電子がフローティング
ゲートへ注入されてフローティングゲート電圧が小さく
なるので、ＩD,i（ｔ） も減少することになる。
【００３０】このときｉ番目のしきい値レベルのプログ
ラム中に電流検出部４２は、このドレイン電流Ｉ
D,i（ｔ） を監視する。そして、この値が図５（Ｅ）に
示すように、しきい電流Ｉthに達すと、ｉ番目のしきい
値レベルのプログラムが完了したと見なして、図５
（Ｆ）に示すようにプログラムステップ信号ＶSTを出力
する。ここで、電流検出部４２はドレイン３６における
電流ＩD,i（ｔ） を監視すると説明したが、実質的に図
５（Ｄ）に示したプログラム中にフローティングゲート
３１における電圧又は電荷量の変化を監視すると説明し
てもよい。また、電流ＩD,i（ｔ） のモニタリングは、
チャンネル領域３７に形成されたその反転層の導電度を
監視することを意味すると説明しても良い。
【００３１】図４において、プログラム停止信号Ｖ
STは、第１電圧源３８と第２電圧源３９に加えられ、第
１電圧源３８及び／又は第２電圧源３９はこのプログラ
ム停止信号ＶSTに応答して、図５（Ｂ）と図５（Ｃ）に
示すようにポジティブ電圧ＶC,iとネガティブ電圧ＶPを
それぞれコントロールゲート３３とプログラムゲート３
２に供給するのを中断する。すなわち、ｔ＝ｔp,iの点
で電流ＩD,i（ｔ）がしきい値電流Ｉth以下であると検
出されると、ｉ番目のしきい値レベルのプログラムが完
了する。従って、時間ｔP,i はｉ番目のしきい値レベル
がプログラムされた時間を意味する。ここで、しきい電
流Ｉthは実質的にフローティングゲート３１におけるし
きい値電圧ＶF T H に相応する値と予め設定され、このフ
ローティングゲートのしきい値電圧ＶF T H は不揮発性メ
モリの製造時に決定される値である。
【００３２】図３において、読み取り機能のための電解
効果トランジスタ３４は、フローティングゲート３１と
ソース３５及びドレイン３６から構成されるので、この
しきい値電圧ＶF TH は実質的にチャンネル領域３７のし
きい値電圧に該当する。ここで、どのしきい値レベルの
プログラム時にもプログラムの完了時点はフローティン
グゲート電圧がしきい値電圧ＶF TH に達した時であると
いうことに注目すべきである。このことはR．Cernea の
先行技術と異なる点の一つである。
【００３３】図５（Ｈ）はｉ番目のしきい値レベルのプ
ログラムがレベル１とレベル２の場合、コントロールゲ
ート３３におけるそれぞれのしきい値電圧ＶC TH,1、ＶC
TH,2を示すグラフである。尚、図５（Ｈ）はマルチレベ
ルのプログラム中にレベルの次数が増加するにしたがっ
てコントロールゲート３３におけるしきい値電圧ＶC
TH、i も増加することを示している。従って、ＶC,i を
増加させてプログラムすればよい。ここで、１番目のレ
ベルと２番目のレベルのプログラム時間（ｔP,1、
ｔP,2）が互いに異なる理由は、各レベルに該当するコ
ントロールゲート電圧としきい値電圧の変化量が異なる
ためである。
【００３４】一方、図５（Ｉ）はｉ番目のしきい値レベ
ルが１番目又は２番目のしきい値レベルの場合におい
て、初期フローティングゲート３１における電荷量Ｑ
F,0（０）から一番目のしきい値レベルのプログラムが
完了するＱF,1（ｔP,1）と２番目のしきい値レベルのプ
ログラムが完了するＱF,2（ｔP,2）までのフローティン
グゲート３１における電荷変化量を示すグラフである。
図５（Ｉ）によれば、フローティングゲート３１におけ
る電圧ＶF,1（ｔ） とＶF,2（ｔ） がしきい値電圧ＶF
TH に達するとき（ｔ＝ｔP,1、ｔ＝ｔP,2）、フローテ
ィングゲート３１における電荷量は初期値ＱF,0（０）
からそれぞれＱF,1（ｔP,1）とＱF,2（ｔP,2） まで増
加することがわかる。
【００３５】図７（Ａ）を参照して、本発明の重要な結
果である第１電圧源３８からコントロールゲート３２に
印加される電圧ＶC,i と当該レベルのしきい値電圧との
関係に対して説明する。図７（Ａ）は図３の不揮発性メ
モリのキャパシタンス等価回路図である。図７（Ａ）に
おいて、ＣC はコントロールゲート３３対フローティン
グゲート３１のキャパシタンスを、ＣP はプログラムゲ
ート３２対フローティングゲート３１のキャパシタンス
を、ＣD はドレイン３６対フローティングゲート３１の
キャパシタンスを、ＣS はソース３５（基板を含む）対
フローティングゲート３１のキャパシタンスを示す。
【００３６】これらキャパシタンスの和ＣT は下記の式
（１）で表れる。 ＣT＝ＣC＋ＣP＋ＣD＋ＣS．．．．．．．．．．．．．．（１） 前記各キャパシタンスの結合係数は、下記の式（２）に
よって定義される。 αC＝ＣC／ＣT、αP＝ＣP／ＣT、αD＝ＣD／ＣT．．．．（２） 図７（Ａ）でプログラム中のフローティングゲート３１
における電圧は、一般的に下記の式（３）で表れる。 ＶF（ｔ）＝αCＶC＋αPＶP＋αDＶD（ｔ）＋ＱF（ｔ）／ＣT ＝αC[ＶC−ＶC TH（ｔ）]＋αPＶP＋αDＶD（ｔ）．．（３） 式（３）でＱF（ｔ） はフローティングゲート３１にお
ける電荷量を意味する。プログラム時、コントロールゲ
ート（３３）におけるしきい値電圧ＶC TH（ｔ）は下記
の式（４）によって定義される。 ＶC TH（ｔ）＝−ＱF（ｔ）／ＣC ．．．．．（４） 即ち、式（４）のＶC TH（ｔ） は時間ｔにおけるコント
ロールゲート３３で測定されたしきい値電圧シフトを意
味する。
【００３７】しきい値電圧シフトとはフローティングゲ
ートに蓄積された電荷に起因するコントロールゲートで
測定されたしきい値電圧をいう。コントロールゲート３
３で測定されたしきい値電圧ＶC TH（ｔ） はドレイン電
流ＩD（ｔ） が電流検出部４２のしきい電流Ｉthに達す
るときのコントロールゲート３３の電圧によって定義さ
れる。しきい電流Ｉthは上述したように、任意に定義す
ることができる（例えば、Ｉth＝１μＡ）。尚、フロー
ティングゲート３１におけるしきいＶF TH は、図３のフ
ローティングゲート３１、ソース３５、及びドレイン３
６から構成されたＦＥＴの与えられたしきい値電圧であ
って、それは図３に示した不揮発性メモリ１００の製造
時、チャンネルイオン注入とゲート絶縁膜の厚さのよう
な製造工程の条件によって決定される。従って、フロー
ティングゲート３１のしきい値電圧ＶF TH は常に一定で
ある。しかし、コントロールゲート３３のしきい値電圧
ＶC TH はフローティングゲート３１における電荷ＱF の
量によって決定される。
【００３８】既に説明したように、各しきい値レベルの
プログラムは、フローティングゲート３１における電圧
ＶF（ｔ）がしきい値電圧ＶF THまで減少されるとき停止
する。即ち、この時点はドレイン３６の電流ＩD（ｔ）
がしきい電流Ｉthに達する時点に該当し、且つプログラ
ムが完了する時点ｔｐに該当する。従って、各しきい値
レベルのプログラム時、プログラム終了時のフローティ
ングゲート３１の電圧ＶF（ｔｐ） は下記の式（５）の
ように表現することができる。 ＶF（ｔP）＝ＶF TH＝αC［ＶC−ＶC TH（ｔP）］＋αPＶP ＋αDＶD（ｔP）．．．．．．（５） 上記の式（５）を第１電圧源３８からコントロールゲー
ト３３に印加される電圧ＶCによって変形すると、下記
の式（６）で表れる。 ＶＣ＝ＶC TH（ｔP）＋｛ＶF TH−αPＶP−αDＶD（ｔP）｝／αC ＝ＶC TH（ｔP）＋Ｖ1 ．．．．．．．．．．．（６） ここで、Ｖ1 は下記の式（７）で定義される。 Ｖ1 ＝｛ＶF TH−αPＶP−αDＶD（ｔP）｝／αC ．．．．（７） ここで、検知時点ｔ＝ｔｐにおいて、Ｖ1 値は各レベル
のコントロールゲート電圧ＶC,i に対して一定の定数値
という事実が重要である。
【００３９】Ｖ1はｔ＝ｔｐにおいてドレイン電圧Ｖ
D（ｔｐ）、プログラムゲート３２に印加される電圧
ＶP、及び製造工程時に決定されるＶF TH、αC、αD、そ
してαP のような従属バラメータによって決定される。
ドレイン電圧ＶDは一定値となるように回路を作ること
ができ、一般にαDＶD値は他の２つの項に比べて相対的
に極めて小さい値である。なお、各しきい値レベルのプ
ログラムに対してｔ＝ｔｐにおけるプログラム終了時の
ＶD(ｔｐ）は一定値である。
【００４０】従って、ｉ番目のしきい値レベルのプログ
ラムのために要求されるコントロールゲート３３の電圧
ＶC,i は、式（７）によって下記の式（８）で表れる。 ＶC,i＝ＶC TH,i＋Ｖ1．．．．．．．．．．．（８） ここでｉ＝０，１，２，３，４，．．．．ｎ−１であ
る。この式から、プログラムしようとするしきい値レベ
ルとそれに相応して印加されるコントロールゲート電圧
は、傾きが１である線形的な関係にあることがわかる。
図７（Ｂ）はこのような結果を示す図である。ここで、
式（４）によってフローティングゲートの電荷量もコン
トロールゲート電圧と線形的な関係にあることがわか
る。
【００４１】なお、上述したように、Ｖ1 は一定値なの
で、マルチレベルのプログラム時にコントロールゲート
３３に印加される電圧のｉ番目のシフト値△ＶC,i は下
記の式（９）で表される。 ΔＶC,i＝ΔＶC TH,i．．．．．．．．（９） 式（８）と（９）から２段レベル又はマルチレベルのプ
ログラム時、最下位レベルである消去状態から各しきい
値レベルまでのシフト値である△ＶC TH,i が決定される
と、当該レベルのプログラムは既に知っている最下位レ
ベルプログラムに使用したＶC,0値に所望のしきい値レ
ベルのシフト値△ＶC TH,iを加えた値をコントロールゲ
ート電圧に印加し、プログラムが自動的に完了すること
を待てばよい。図５（Ｇ）に示すように、各しきい値レ
ベルのプログラム時に、トンネリングのためにフローテ
ィングゲート３１とプログラムゲート３２との間に印加
されるトンネリング電圧Ｖtun,i は、初期値が最大値で
あり、フローティングゲート３１で電圧ＶF,i（ｔ）が
与えられたしきい値電圧ＶF THに達する時点、即ちプロ
グラムが完了する時点で最小値を有する。
【００４２】従って、そのトンネリング電圧の最大値Ｖ
max tun,iはフローティングゲート３１の初期電圧ＶF,i
（０）とプログラムゲート３２に印加される電圧ＶPと
の差によって下記の式（１０）のように容易に得ること
ができる。 Ｖmax tun,1＝ＶP,i（０）−ＶP （実際、負の値） ＝αCＶC,i＋（αP−１）ＶP＋αDＶD（０）＋ＱF（０）／ＣT ．．．．．．．．．．．．．．．（１０） 式（１０）でもしフローティングゲート３１の初期電荷
量ＱF（０） がゼロであれば、式（１０）は下記の式
（１１）でさらに表れる。 Ｖmax tun,1＝αCＶC,i＋（αP−１）ＶP＋αDＶD（０） ．．．．．．．．．．．．．．．（１１） 以上の通り、マルチレベルのプログラム方法を記述し
た。
【００４３】以下、図３の不揮発性メモリを用いた消去
過程を説明する。消去過程は非常に簡単である。消去は
フローティングゲート、ソース、ドレイン、又はチャン
ネル領域の間にフローティングゲートに蓄積された電荷
キャリアを消去できる程度の強い電界がかかるように各
端子に電圧を印加して、トンネリングによって前記ソー
ス、ドレイン、又はチャンネル領域へ電荷キャリアを消
去する。本発明によれば、消去状態とは最下位しきい値
レベル、即ちＶC TH,0 の場合を意味する。即ち、与えら
れた消去ブロック内の全ての不揮発性メモリセルは、一
番低いレベルでプログラムされる。従って、消去過程は
次のステップによって容易に得られる。
【００４４】まず、選択されたブロック内の全てのセル
のしきい値レベルをレベルゼロ、即ちＶC TH,0 以下とな
るように削除する。つぎに、コントロールゲート３３の
電圧がＶC,0 値のレベルゼロ値をもって、その選択され
た全てのセルをプログラムする。ここで、ＶC、0 値は任
意に定めることができる。このように消去状態は事実上
上述したプログラム技法によってなされるので、基本的
に過剰消去の問題は無い。
【００４５】最終的に、ｉ番目のしきい値レベルのプロ
グラムのために要求されるコントロールゲート３３の電
圧ＶC,iとプログラムゲート３２の電圧ＶPの要求条件は
次のようである。プログラム中にフローティングゲート
の電荷の変化を監視するためには、プログラムの初期に
図４のトランジスタのチャンネルが反転されてドレイン
電流が流れるようにし、プログラムが進行されるにした
がって反転層の導電度が減少するようにＶC,i を印加し
なければならないので、次の式（１２）を満足しなけれ
ばならない。 ＶF、i（０）＞ＶF TH、 ＩD,i（０）＞Ｉth ．．．．．（１２）
【００４６】尚、ＶC,iとＶPはプログラムゲート３２と
フローティングゲート３１との間にトンネリングが生じ
るようににそれらの間に形成されるトンネル電界がプロ
グラムのために適切な強さを有するように決定されるべ
きである。尚、ＶPは固定されたネガティブ値であるの
で、トンネル電界の強さはＶC,iが高くなるにしたがっ
てそれに比例して増加し、プログラムの速度もコントロ
ールゲート３３のしきい値電圧シフト値△ＶC TH が大き
くなるほど増加する。
【００４７】以下、電圧検出方法によるプログラム過程
を図８の回路図を参照して説明する。実質的に、電圧検
出方法によるプログラム過程は電流検出方法によるプロ
グラム過程とほぼ同一である。図８は電圧検出を用いた
本発明のプログラム過程を説明するための回路図であっ
て、図４の電流検出部４２の代わりに電圧検出部４３が
使用されたことを除いては図４と実質的に同一である。
この電圧検出部４３は簡単に基準電圧源４４と、この基
準電圧源４４とドレインとの間に接続された抵抗４５か
ら構成することができる。従って、電圧検出部４３はプ
ログラム中にドレイン３６の電圧を監視する。モニタリ
ング中にフローティングゲート３１の電圧ＶF,iが与え
られたしきい値電圧ＶF THに達するときのドレイン電圧
ＶD,THが検出されると、プログラム停止信号ＶSTを出力
する。ＶD, TH は全てのレベルのプログラムに対して一
定値を有する。電流検出と同様に、このプログラム停止
信号ＶSTに応答して第１電圧源３８及び／又は第２電圧
源３９がコントロールゲート電圧ＶC,i とプログラムゲ
ート電圧ＶP をこれ以上供給しなければ、プログラム過
程は終了する。この以外の内容も電流検出方法と実質的
に同一であるので、その説明は省略する。
【００４８】図９（Ａ）と（Ｂ）、図１０（Ａ）と
（Ｂ）、図１１（Ａ）と（Ｂ）、図１２（Ａ）と（Ｂ）
は、図３に示した本発明による不揮発性メモリのいろん
な構造例を示すレイアウト図及び断面図である。
【００４９】図９（Ａ）は本発明による不揮発性メモリ
の第１構造形態を示すレイアウト図であり、図９（Ｂ）
は図９（Ａ）のＡ−Ａ’線上の断面図である。図９
（Ａ）と（Ｂ）によれば、第１構造による不揮発性メモ
リは、表面内にチャンネル領域を有する第１導電型半導
体基板５０と、チャンネル領域上に形成されるフローテ
ィングゲート５１と、フローティングゲート５１の上側
に形成されるコントロールゲート５２と、フローティン
グゲート５１に隣接して形成されるプログラムゲート５
３と、そしてプログラムゲート５３とフローティングゲ
ート５１とコントロールゲート５２との間に形成し、フ
ローティングゲート５１とプログラムゲート５３との間
ではトンネリングができるように充分薄い厚さを有する
絶縁層５４とから構成される。尚、図９（Ａ）と（Ｂ）
によれば、チャンネル領域を除いた基板５０の表面上に
はフィルド絶縁膜５５がさらに備えられている。尚、図
９（Ａ）と（Ｂ）によれば、フローティングゲート５１
の一部がフィルド絶縁膜５５の表面上に延長する。尚、
図９（Ｂ）はプログラムゲート５３がコントロールゲー
ト５２の一側面に隣接して位置することを示す。また、
チャンネル領域とフローティングゲート５１との間には
トンネリングができるように充分薄い厚さを有するゲー
ト絶縁膜５６が形成される。
【００５０】図１０（Ａ）は第２構造形態によるレイア
ウト図であり、図１０（Ｂ）は図１０（Ａ）のＢ−Ｂ’
線上の断面図である。図１０（Ａ）と（Ｂ）によれば、
第２構造形態は図９（Ａ）と（Ｂ）に示した第１構造形
態とほぼ類似である。図１０（Ａ）と（Ｂ）はプログラ
ムゲート５３の一部がフローティングゲート５１の下側
に隣接して位置することを示す。
【００５１】図１１（Ａ）は第３構造形態によるレイア
ウト図であり、図１１（Ｂ）は図１１（Ａ）のＣ−Ｃ’
線上の断面図である。図１１（Ａ）と（Ｂ）による第３
構造形態は、図９（Ａ）と（Ｂ）に示した第１構造形態
とほぼ類似である。図１１（Ａ）と（Ｂ）はプログラム
ゲート５３がフローティングゲート５１の上側に隣接し
て位置することを示す。
【００５２】図１２（Ａ）は第４構造形態によるレイア
ウト図であり、図１２（Ｂ）は図１２（Ａ）のＤ−Ｄ’
線上の断面図である。図１２（Ａ）と（Ｂ）によれば、
第４構造形態の不揮発性メモリは、表面内にチャンネル
領域を有する第１導電型半導体基板５０と、チャンネル
領域上に形成されるフローティングゲート５１と、半導
体基板の表面内でチャンネル領域の両側にそれぞれ形成
される第２導電型の２つの不純物領域５７、５８と、フ
ローティングゲート５１の上側に形成されるコントロー
ルゲート５２と、フローティングゲート５１に隣接して
形成されるプログラムゲート５３と、そしてプログラム
ゲート５３とフローティングゲート５１とコントロール
ゲート５２との間に形成し、フローティングゲート５１
とプログラムゲート５３との間ではトンネリングができ
るように充分薄い厚さを有する絶縁層５４とから構成さ
れる。
【００５３】図１３（Ａ）は本発明による図３の不揮発
性メモリセルを用いた不揮発性メモリ装置の構成図であ
る。図１３（Ａ）によれば、不揮発性メモリ装置は、半
導体基板６０上に互いに一定間隔を置いて複数本のワー
ドライン６１を配置し、これと直交し、互いに一定間隔
を置いてワードラインとともに複数個の四角の領域を形
成するように複数本のビットライン６２を配置し、ビッ
トラインと同一方向に複数本のプログラムライン６３を
設け、各四角の領域に一つずつ複数個の不揮発性メモリ
セル６４を配置した構成とされている。
【００５４】図１３（Ａ）において、各不揮発性メモリ
セル６４は図３に示すように、フローティングゲート６
５と、プログラムのためにフローティングゲート６５へ
電荷を供給するプログラムゲート６６と、プログラムの
ためにフローティングゲート６５に供給された電荷量を
調節するコントロールゲート６７と、プログラム中にフ
ローティングゲート６５へ供給された電荷キャリアの量
を読み取る（又は検証）ための電界効果トランジスタ６
８とから構成される。この電界効果トランジスタ６８
は、前記のフローティングゲート６５、ソース６９、ド
レイン７０、及びソースとドレインとの間のチンネル領
域７１とから構成される。各不揮発性メモリセルのコン
トロールゲート６７は隣接のワードライン６２に接続さ
れ、プログラムゲート６６は隣接のプログラムライン６
３と接続される。尚、一つの四角の領域内の不揮発性メ
モリセル６４のソース６９は、隣の四角の領域内に位置
した不揮発性メモリセル６４のドレイン７０とともに隣
接のビットライン６２に共通接続されている。
【００５５】図１３（Ｂ）は、図１３（Ａ）の不揮発性
メモリ装置の各モードによる動作時、各ラインに供給さ
れる典型的な電圧値を示すものである。図１３（Ｂ）に
示すように、不揮発性メモリ装置がプログラムモードで
動作するときには、選択されたプログラムライン６３に
は−８〜１５Ｖ、選択されなかったプログラムライン６
３には０Ｖ、選択されたワードライン６１には３〜１２
Ｖ、選択されなかったワードライン６１には０〜−１０
Ｖ、選択されたビットライン６２には０.５〜２Ｖ、選
択されなかったビットライン６２のうち選択されたセル
の左側に位置したものには０Ｖ、選択されたセルの右側
に位置したもののうち一つ以上のビットラインには０.
５〜２Ｖ、基板６０には０Ｖが印加される。
【００５６】不揮発性メモリ装置がブロック単位の消去
モードで動作するときには２つの方法がある。まず、ビ
ットライン６２を介して削除する場合は、選択された消
去ブロック内の全てのプログラムライン６３には０〜−
１２Ｖ、選択された消去ブロック内の全てのワードライ
ン６１には−７〜−１２Ｖ、選択された消去ブロック内
の全てのビットライン６１には０〜６Ｖ、基板６０には
０〜６Ｖが印加される。次に、基板６０を介して消去す
る場合は、選択された消去ブロック内の全てのプログラ
ムライン６３には０〜−１２Ｖ、選択された消去ブロッ
ク内の全てのワードライン６１には−７〜−１２Ｖ、選
択された消去ブロック内のビットライン６２はフローテ
ィングされ、基板６０には０〜６Ｖが印加される。
【００５７】そして、不揮発性メモリ装置が読み取りモ
ードで動作するときには、選択されたプログラムライン
６３には０Ｖ、選択されなかったプログラムライン６３
には０Ｖ、選択されたワードライン６１には電源電圧Ｖ
CC、選択されなかったワードライン６１には０Ｖ、選択
されたビットライン６２には０.５〜２Ｖ、選択されな
かったビットライン６２には０Ｖ（左側）、０.５〜２
Ｖ（右側）、基板６０には０Ｖが印加される。図１３
（Ｂ）の電圧値はメモリセルの構造的特性又は電気的な
特性の変数、例えば結合定数、トンネル絶縁体の厚さ等
によって変わることもある。
【００５８】第２実施例 以下、図１４、図１５（Ａ）と（Ｂ）、図１６（Ａ）と
（Ｂ）、図１７（Ａ）と（Ｂ）を参照して第２実施例に
よる不揮発性メモリセルと装置、及びそれらをプログラ
ムする方法について説明する。図１４は第２実施例によ
る不揮発性メモリの回路図である。この実施例は、プロ
グラムのために前記フローティングゲート８１へ電荷キ
ャリアを供給する第１しきい値電圧ＶF TH1を有するプロ
グラムＦＥＴと、プログラム中にフローティングゲート
８１に供給される電荷キャリアの量を検証する第２しき
い値電圧ＶF TH2を有するモニタリングＦＥＴと、プログ
ラムのために前記フローティングゲート８１に供給され
た電荷キャリアの量を制御するコントロールゲート８４
とから構成されている。前記フローティングゲート８１
は双方のトランジスタに共通に形成され、それぞれ第１
領域８１ａと第２領域８１ｂに区分されている。プログ
ラムＦＥＴは、このフローティングゲート８１の第１領
域８１ａと、第１ドレイン８２と、共通ソース８３とで
構成されている。モニタリングＦＥＴはフローティング
ゲート８１の第２領域８１ｂと、第２ドレイン８５と、
前記共通ソース８３とから構成されている。図１４の回
路において、第２しきい値電圧ＶF TH2は第１しきい値電
圧ＶF TH1よりさらに大きく決定されるべきである。図１
４に示すように、第２実施例による不揮発性メモリセル
は第１実施例のセルと異なり、プログラムゲートを有せ
ず、その代わり基板の表面内に３つの不純物領域（即
ち、モニタリングトランジスタのドレイン、共通ソー
ス、及びプログラムトランジスタのドレイン）を有す
る。
【００５９】図１５（Ａ）は第２実施例によるプログラ
ム方法を説明するための回路図である。図１４の構成要
素の他に、前記コントロールゲート８４に電圧を供給す
る第１電圧源８８と、プログラムのために前記プログラ
ムＦＥＴの第１ドレイン８２に電圧ＶP Dを供給する第２
電圧源８９と、前記第１ドレイン８２に供給する電圧Ｖ
D Pより低い電圧ＶS を前記共通ソース８３へ供給する第
３電圧源９０と、プログラム中に前記モニタリングＦＥ
Ｔの第２ドレイン８５に流れる電流ＩD、i（ｔ） を検出
して、検出された電流が設定されたしきい電流Ｉthに達
するとき前記各電圧源８８、８９、９０にプログラムス
テップ信号ＶSTを供給することにより前記電圧ＶC,i、Ｖ
D P、ＶSがそれ以上供給されないようにするための電流検
出部９１Ａとをさらに備える。図１５（Ａ）において、
共通ソース８３は基板（図示せず）とともに接地され
る。また、第１電圧源８８からコントロールゲート８４
へ供給される電圧ＶC,iはマルチレベルのプログラム時
に各しきい値レベルのプログラムごとに相応して変化す
るポジティブ電圧であり、第２電圧源８９からプログラ
ムＦＥＴへ供給される電圧ＶD Pは固定されたポジティブ
電圧である。図１５（Ａ）において、電流検出部９１Ａ
は図１５（Ｂ）の電圧検出部９１Ｂに代替することがで
きる。
【００６０】図１５（Ｂ）によれば、不揮発性メモリセ
ルは図１４の構成要素の他に、前記コントロールゲート
８４へ電圧ＶC,i を供給する第１電圧源８８と、プログ
ラムのためにプログラムＦＥＴの第１ドレイン８２へ電
圧ＶD Pを供給する第２電圧源８９と、前記第１ドレイン
８２に供給される電圧ＶD Pより低い電圧ＶS を前記共通
ソース８３へ供給する第３電圧源９０と、そしてプログ
ラム中に第２ドレイン８５の電圧ＶM D,i（ｔ）を監視
し、第２ドレイン８５の監視された電圧ＶM D,i（ｔ）が
設定の基準電圧ＶD,THに達するときプログラム停止信号
ＶSTを前記第１電圧源８８と第２電圧源８９に与えてそ
れ以上電圧ＶC,i、ＶD P が供給されないようにするため
の電圧検出部９１Ｂとをさらに備える。
【００６１】図１５（Ａ）の電流検出部９１Ａの代わり
に図１５（Ｂ）の電圧検出部９１Ｂが使用された場合で
も、第１電圧源８８からコントロールゲート８４へ供給
される電圧ＶC,i はマルチレベルのプログラムの各しき
い値レベルのプログラムごとに相応して変化するポジテ
ィブ電圧値であり、第２電圧源８９からプログラムＦＥ
Ｔの第１ドレイン８２へ供給される電圧ＶD Pは固定され
たポジティブ値を有する。図１５（Ｂ）に示すように、
電圧検出部９１Ｂは設定された基準電圧を誘起する電圧
源ＶDDと、その電圧源ＶDDとモニタリングＦＥＴの第２
ドレイン８５との間に接続された抵抗とから構成するこ
とができる。図３（Ｂ）と図４に示した第１実施例のプ
ログラムゲートは零以下の電圧ＶP（≦０） が与えられ
るが、図１５（Ａ）と（Ｂ）に示した第２施例のセルは
プログラムゲートの代わりにプログラムＦＥＴを使用
し、このプログラムＦＥＴに固定された正の値を有する
電圧ＶD Pを加える。
【００６２】本発明の第２実施例による不揮発性メモリ
セルをプログラムする方法は、プログラムのために電荷
キャリアが第１チャンネル領域８６を介してフローティ
ングゲート８１に供給され、第２チャンネル領域８７に
反転層が形成されるように、コントロールゲート８４に
第１電圧ＶC,i を、第１ドレイン８２に第２電圧ＶD Pを
供給する。プログラム中に前記反転反転層の導電度を監
視し、監視された導電度が前記モニタリングＦＥＴのし
きい値電圧ＶF TH2に相応する値に達したときコントロー
ルゲート８４と第１ドレイン８２にそれぞれ第１電圧Ｖ
C,i 及び／又は第２電圧ＶD Pを供給することを中断す
る。
【００６３】図１４、図１５において、プログラムのた
めに第１チャンネル８６領域からフローティングゲート
８１へ電荷キャリアを供給することは、ホットキャリア
注入によって行うことも、ＦＮトンネリングによって行
うこともできる。トンネリングメカニズムによってプロ
グラムを行う場合には、第１ドレインに印加される電圧
は零より小さいか同一である。
【００６４】図１６の（Ａ）は第２実施例による不揮発
性メモリセルの構造形態を示すレイアウト図、（Ｂ）は
（Ａ）のＥ−Ｅ’線による断面図である。図１６を参照
すると、不揮発性メモリセルは第１導電型（Ｐ型）の半
導体基板９２と、前記基板９２の表面内に互いに一定間
隔を置いて順次形成された第２導電型（ｎ+） の第１不
純物領域９３と、第２不純物領域９４及び第３不純物領
域９５と、前記基板上９２で第１不純物領域９３と第２
不純物領域９４にわたって形成される第１ゲート絶縁層
９８と、前記基板９２上で第２不純物領域９４と第３不
純物領域９５にわたって形成され、第１ゲート絶縁層９
８とは異なる厚さを有する第２ゲート絶縁層９９と、半
導体基板９２の表面内の第１不純物領域９３と第２不純
物領域９４との間の領域である第１チャンネル領域１０
０と、半導体基板９２の表面内の第２不純物領域９４と
第３不純物領域９５との間の領域である第２チャンネル
領域１０１と、前記第１ゲート絶縁層９８と第２ゲート
絶縁層９９上で第１不純物領域９３と第３不純物領域９
５にわたって形成されるフローティングゲート９６と、
前記フローティングゲート９６の上層に形成されるコン
トロールゲート９７と、そして前記フローティングゲー
ト９６とコントロールゲート９７との間にこれらを互い
に絶縁させるために形成される絶縁層とから構成され
る。
【００６５】ここで、（Ｂ）に示すように、第２ゲート
絶縁層９９の厚さは第１ゲート絶縁層９８の厚さより厚
くし、且つ第１ゲート絶縁層９８の厚さはトンネリング
によってフローティングゲート９６から第１チャンネル
領域１００へ電荷キャリアが消去できるように充分薄く
する。図１６に詳しく示していないが、前記基板９２の
表面上の前記第１ゲート絶縁層９８と第２ゲート絶縁層
９９を除いた部分にはフィルド絶縁膜１０３が形成され
ている。図１６に示すように、フローティングゲート９
６は第１チャンネル領域１００と第２チャンネル領域１
０１上にわたって形成され、フローティング９６の一部
はフィルド絶縁膜１０３の表面上に延長される。
【００６６】図１７は図１４の不揮発性メモリセルを用
いた不揮発性メモリ装置の回路図である。図１８は各モ
ードの動作時、図１７の各ラインに供給される典型的な
電圧を示すテーブルである。図１７による不揮発性メモ
リ装置は、互いに一定間隔を置いて配置された複数本の
ワードライン１０４と、複数個の四角の領域を形成する
ために、前記ワードライン１０４と直交するように互い
に一定間隔を置いて形成される第２導電型の複数本のビ
ットライン１０５と、前記ビットライン１０５と同一方
向に、ビットライン１０５の間で各四角の領域を左側領
域と右側領域に分けるように形成される共通ソースライ
ン１０６と、四角の領域内に一つずつ配置された不揮発
性メモリ素子とからなっている。不揮発性メモリ素子
は、それぞれコントロールゲート８４と、第１領域８１
ａと第２領域８１ｂとに区分されるフローティングゲー
ト８１と、四角の領域の右側領域に位置し、プログラム
のためにフローティングゲート８１へ電荷キャリアを供
給するプログラムＦＥＴと、四角の領域の左側領域に位
置し、プログラム中にフローティングゲート８１内の電
荷キャリアの量を検証するモニタリングＦＥＴとを備え
ている。このプログラムＦＥＴはフローティングゲート
８１の第１領域８１ａ、第１ドレイン８２、前記共通ソ
ース８３、及び第１ドレイン８２と前記共通ソースとの
間に位置した第１チャンネル領域８６からなり、一方、
モニタリングＦＥＴはフローティングゲート８１の第２
領域８１ｂ、第２ドレイン８５、前記共通ソース８３、
及び第２ドレインと前記共通ソースとの間に位置した第
２チャンネル領域８７からなる。さらに、コントロール
ゲート８４は隣接するワードライン１０４に接続され、
各共通ソース８３は隣接する共通ソースライン１０６に
接続され、第１ドレイン８２はそれの右側に隣接する四
角の領域内に位置した不揮発性メモリの第２ドレイン８
５とともに隣接のビットライン１０５に接続され、第２
ドレイン８５はそれの左側に隣接する四角の領域内に位
置した不揮発性メモリの第１ドレイン８２に接続されて
いる。
【００６７】図１７の不揮発性メモリ装置がホットキャ
リアの注入によるプログラムモードで動作するとき、選
択されたワードラインには６〜１３Ｖ、選択されなかっ
たワードラインには０Ｖ、選択されたｎ番目のビットラ
インには５〜９Ｖ、選択されたｎー１番目のビットライ
ンには０.５〜２Ｖ、 その他のビットラインには０Ｖ、
選択されたｎ番目のソースラインには０Ｖ、選択されな
かったｎ＋１番目のソースラインはフローティングさ
れ、選択されなかったｎ−１番目のソースラインは選択
されたｎ−１番目のビットラインと同一であり、基板に
は０Ｖが印加される。
【００６８】この不揮発性メモリ装置がトンネリングメ
カニズムを用いたプログラムモードで動作するとき、選
択されたワードラインには−２０Ｖ、選択されなかった
ワードラインには０Ｖ、選択されたｎ番目のビットライ
ンには０Ｖ、他のビットラインには５〜１０Ｖ、選択さ
れたｎ番目のソースラインには０Ｖ、他のソースライン
には５〜１０Ｖ、基板には０Ｖが印加される。
【００６９】図１７の不揮発性メモリ装置が削除モード
で動作するとき、全てのワードラインには−７〜−１２
Ｖが印加され、全てのビットラインはフローティングさ
れ、全てのソースラインには電源電圧ＶCC、基板には０
Ｖが印加される。図１７の不揮発性メモリ装置が読み取
りモードで動作する時、選択されたワードラインにはＶ
CC、選択されなかったワードラインには０Ｖ、選択され
たｎ番目のビットラインには０.５〜２Ｖ、 他のビット
ラインには０Ｖ、全てのソースラインには０Ｖ、基板に
は０Ｖが印加される。勿論、前記図１８の電源値はメモ
リセルの構造的又は電気的特性の変数、例えば結合係
数、トンネル絶縁体の厚さ等によって変わることもあ
る。
【００７０】
【発明の効果】以上説明したように、本発明によれば、
次のような利点が得られる。各しきい値レベルのプログ
ラムごとにコントロールゲートの電圧のみを変えてやれ
ばよいので、容易にマルチレベルのプログラムを行うこ
とができる。各しきい値電圧レベルとそれに相応する各
コントロールゲート電圧は互いに線形な関係にあり、し
きい値電圧のシフト値はコントロールゲート電圧のシフ
ト値と一致するので、各レベルのしきい値電圧のシフト
を正確に調節することができる。消去状態は任意のコン
トロールゲート電圧を用いる最下位レベルのプログラム
によって調節するので、基本的に過剰消去の問題はな
い。不揮発性メモリセル自体でプログラム及び読み取り
を同時に行うので、プログラムされた内容を検証するた
めの回路が別に要求されることなく、プログラムの速度
が速くなる。消去前に事前プログラムが要求されない。
オペレーションのために±１２Ｖ以下の低電圧が要求さ
れる。プログラム時、ただ検証に必要な数乃至数十μＡ
以下の低電流のみが使用される。チャンネル分離形構造
ではない単純積層ゲート構造なので、コンパクトな不揮
発性メモリセルを実現することができる。本発明によれ
ば、マルチレベルのプログラムの正確度、即ちプログラ
ムされたしきい値電圧のエラー分散が不揮発性メモリの
製造工程時に固定されるバラメータと印加されたバイア
ス電圧とによって正確に決定される。従って、本発明に
よる不揮発性メモリの各レベルのしきい値電圧のエラー
分散は、多くの回数のプログラム／削除サイクルによっ
て従属的ではない。また、プログラム中であっても、酸
化膜への電荷のトラップやチャンネル移動度やビットラ
イン抵抗等の不安定で予測不可能な電気的要素に対して
従属ではない。本発明による不揮発性メモリのプログラ
ム方式は、電圧制御方式であるため、電流制御方式に比
べてより容易に、正確にマルチレベルのプログラムを行
うことができる。本発明による不揮発性メモリ装置は、
チャンネル分離形セルのような非対称構造のセルではな
く、単純積層構造であって、無接触仮想接地アレイを実
現することができるため、チップのサイズを大幅減少す
ることができる。本発明による不揮発性メモリセルのソ
ースとドレインは、ただ読み取り動作の遂行にだけ使用
するので、前記ソースとドレインには読み取りに必要な
低電圧だけ印加されるように動作させることができる。
従って、ソースとドレインの拡散領域を最適化すること
ができる。
【図面の簡単な説明】
【図１】 （Ａ）は一番一般的な不揮発性メモリセルの
回路図であり、（Ｂ）は（Ａ）による不揮発性メモリの
自動検証プログラムの原理を説明するためのグラフであ
る。
【図２】 （Ａ）は先行技術による単純積層ゲート構造
を有する不揮発性メモリの回路図であり、（Ｂ）は先行
技術によるチャンネル分離形構造を有する不揮発性メモ
リの回路図である。
【図３】（Ａ）は本発明の概念による不揮発性メモリの
構成ブロック図であり、（Ｂ）は本発明の第１実施例に
よる不揮発性メモリの回路図である。
【図４】 第１実施例による電流検出を用いたプログラ
ム方法を説明する回路図である。
【図５】 図４の各ノードにおける波形を示す波形図で
ある。
【図６】 第１実施例による単一レベル又はマルチレベ
ルのプログラム過程を示すフローチャートである。
【図７】 （Ａ）は図３（Ｂ）に示す不揮発性メモリの
キャパシタンス等価回路図であり、（Ｂ）はプログラム
しようとするしきい値レベルとそれに相応して印加され
るコントロールゲートの電圧との関係を示すグラフであ
る。
【図８】 （Ａ）は第１実施例による電圧検出を用いた
本発明のプログラム過程を説明するための回路図であ
り、（Ｂ）は（Ａ）の電圧検出部の他の実施例を示す回
路図である。
【図９】 （Ａ）は第１実施例による不揮発性メモリの
第１構造形態を示すレイアウト図であり、（Ｂ）は
（Ａ）のＡ−Ａ’線上の断面図である。
【図１０】（Ａ）は第１実施例による不揮発性メモリの
第２構造形態を示すレイアウト図であり、（Ｂ）は図１
０（Ａ）のＢ−Ｂ’線上の断面図である。
【図１１】（Ａ）は第１実施例による不揮発性メモリの
第３構造形態を示すレイアウト図であり、（Ｂ）は図１
１（Ａ）のＣ−Ｃ’線上の断面図である。
【図１２】（Ａ）は第１実施例による不揮発性メモリの
第４構造形態を示すレイアウト図であり、（Ｂ）は図１
２（Ａ）のＤ−Ｄ’線上の断面図である。
【図１３】（Ａ）は図３（Ｂ）の不揮発性メモリセルを
用いた不揮発性メモリ装置の回路図であり、（Ｂ）は各
動作モード時、（Ａ）の各ラインに供給される電圧値を
示すテーブルである。
【図１４】 本発明の第２実施例による不揮発性メモリ
の回路図である。
【図１５】（Ａ）は第２実施例によるプログラム方法を
説明するための回路図であり、（Ｂ）は（Ａ）の電流検
出部の代わりに使用される電圧検出部の構成を示す回路
図である。
【図１６】（Ａ）は第２実施例による不揮発性メモリの
一構造形態を示すレイアウト図であり、（Ｂ）は（Ａ）
のＥ−Ｅ’線上の断面図である。
【図１７】 図１４の不揮発性メモリセルを用いた不揮
発性メモリ装置の回路図である。
【図１８】 各動作モード時、図１７の各ラインに供給
される電圧値を示すテーブルである。
【符号の説明】
３１、５１、６５、８１、９６ フローティングゲート ３２、５３、６６ プログラムゲート ３３、５２、６７、８４、９７ コントロールゲート ３５、５７、６９、８３、９４ ソース ３６、５８、７０、８５、８２ ドレイン ３７、７１、８６、８７、１００、１０１ チャンネル
領域 ４２、９１Ａ 電流検出部 ４３、９１Ｂ 電圧検出部 ３８〜４１、８８〜９０ 電圧供給源 ６４ 不揮発性メモリセル ６８、３４ 電界効果トランジスタ（ＦＥＴ） ５５、１０３ フィルド領域 ５０、９２ 基板 ５６、９８、９９ ゲート絶縁膜 ６１、１０４ ワードライン ６２、１０５ ビットライン １０６ 共通ソースライン ６３ プログラムライン

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 フローティングゲートと、 前記フローティングゲートとの間の第１電流経路を介し
    てフローティングゲートへ電荷キャリアを供給したり或
    いはフローティングゲートに予め蓄積された電荷キャリ
    アを放出してプログラムを行うプログラム領域と、 フローティングゲートとの間に第１電流経路とは異なる
    第２電流経路を有し、この第２電流経路を介してプログ
    ラム中にフローティングゲートの電荷量を検証する検証
    領域とを有することを特徴とする不揮発性メモリセル。
  2. 【請求項２】 フローティングゲートと、 プログラムのためにフローティングゲートへ電荷キャリ
    アを供給するプログラムゲートと、 プログラムのためにフローティングゲートに供給された
    電荷キャリアの量を制御するコントロールゲートと、 前記フローティングゲート、ソース、ドレイン、及びソ
    ースとドレインとの間に位置したチャンネル領域からな
    り、前記プログラム中にフローティングゲートへ供給さ
    れる電荷キャリアの量を検証するＦＥＴとを有すること
    を特徴とする不揮発性メモリセル。
  3. 【請求項３】 前記コントロールゲートへ電圧を供給す
    る第１電圧源と、 前記プログラムゲートへ電圧を供給する第２電圧源と、 前記ドレインへ電圧を供給する第３電圧源と、 前記ドレインに印加される電圧より低い電圧を前記ソー
    スへ供給する第４電圧源と、 プログラム中にドレインの電流を検出して、検出された
    ドレイン電流が設定の基準電流に達するとき前記第１電
    圧源と第２電圧源のうち少なくとも一つにプログラム停
    止信号を与えることにより、その電圧がそれ以上供給さ
    れないようにする電流検出部とをさらに備えることを特
    徴とする請求項２記載の不揮発性メモリ。
  4. 【請求項４】 前記コントロールゲートへ電圧を供給す
    る第１電圧源と、 前記プログラムゲートへ電圧を供給する第２電圧源と、 プログラム中にドレインにおける電圧を監視し、ドレイ
    ン電圧が設定の基準電圧に達するときプログラム停止信
    号を第１電圧源と第２電圧源のうち少なくとも一つに与
    えてそれ以上電圧を供給しないようにする電圧検出部と
    をさらに備えることを特徴とする請求項２記載の不揮発
    性メモリ。
  5. 【請求項５】 コントロールゲートと、フローティング
    ゲートと、プログラムゲートと、一つのしきい値電圧を
    有し且つ前記フローティングゲート、ソース、ドレイ
    ン、及びソースとドレインとの間に位置したチャンネル
    領域からなるトランジスタとを有する不揮発性メモリセ
    ルをプログラムする方法において、 プログラムのため電荷キャリアをプログラムゲートから
    フローティングゲートに供給して、チャンネル領域に反
    転層を形成させるように、前記コントロールゲートに第
    １電圧を、プログラムゲートに第２電圧を供給するステ
    ップと、 プログラム中に前記反転層の導電度を監視し、その導電
    度が設定の基準値に達するとき前記コントロールゲート
    とプログラムゲートに第１電圧と第２電圧のうち少なく
    とも一つの供給を中断するステップとを備えることを特
    徴とする不揮発性メモリをプログラムする方法。
  6. 【請求項６】 表面部にチャンネル領域を有する第１導
    電型半導体基板と、 チャンネル領域上に形成されるフローティングゲート
    と、 前記半導体基板の表面部であってチャンネル領域の両側
    にそれぞれ形成される第２導電型の２つの不純物領域
    と、 前記フローティングゲートの上側に形成されるコントロ
    ールゲートと、 プログラム時に前記フローティングゲートへ電荷キャリ
    アを供給するようにフローティングゲートに隣接して形
    成するプログラムゲートと、 前記プログラムゲートとフローティングゲートとコント
    ロールゲートとの間に形成されるとともに、フローティ
    ングゲートとプログラムゲートとの間ではトンネリング
    ができるように充分薄い厚さとした絶縁層とから構成さ
    れることを特徴とする不揮発性メモリ。
  7. 【請求項７】 互いに一定の間隔を置いて配置された複
    数本のワードラインと、 前記複数個のワードラインと直交するように互いに一定
    間隔を置いて形成され、ワードラインとで複数個の四角
    の領域を形成する第２導電型の複数本のビットライン
    と、 ビットラインと同一の方向にビットラインに隣接して配
    置される複数本のプログラムラインと、 各四角の領域内に一つずつ配置され、それぞれはフロー
    ティングゲートと、プログラムのためにフローティング
    ゲートへ電荷キャリアを供給するプログラムゲートと、
    プログラムのためにフローティングゲートに供給された
    電荷キャリアの量を調節するコントロールゲートと、プ
    ログラム中にフローティングゲート内の電荷キャリアの
    量を検証するためのＦＥＴとからなり、このＦＥＴは前
    記のフローティングゲート、ソース、ドレイン、及びソ
    ースとドレインとの間に位置したチャンネル領域から構
    成され、各コントロールゲートは隣接するワードライン
    に接続され、各プログラムゲートは隣接するプログラム
    ラインに接続され、一つの四角の領域内のソースはその
    左側に隣接する四角の領域内に位置する不揮発性メモリ
    のドレインとともに隣接のビットラインに接続され、一
    つの四角の領域内のドレインはそれの右側に隣接する四
    角の領域内に位置する不揮発性メモリのソースとともに
    隣接のビットラインに接続される、複数個の不揮発性メ
    モリセルと、を有することを特徴とする不揮発性メモ
    リ。
  8. 【請求項８】 第１領域と第２領域に区分されるフロー
    ティングゲートと、 前記フローティングゲートの第１領域、第１ドレイン及
    び共通ソースからなり、プログラムのために前記フロー
    ティングゲートへ電荷キャリアを供給する第１しきい値
    電圧を有するプログラムＦＥＴと、 プログラムのために前記フローティングゲートへ供給さ
    れた電荷キャリアの量を制御するコントロールゲート
    と、 前記フローティングゲートの第２領域、第２ドレイン、
    及び前記共通ソースからなり、プログラム中にフローテ
    ィングゲートへ供給される電荷キャリアの量を検証する
    第２しきい値電圧を有するモニタリングＦＥＴとを有す
    ることを特徴とする不揮発性メモリセル。
  9. 【請求項９】 前記コントロールゲートへ電圧を供給す
    る第１電圧源と、 プログラムのために前記プログラムＦＥＴの第１ドレイ
    ンへ電圧を供給する第２電圧源と、 前記第１ドレインに供給する電圧より低い電圧を前記共
    通ソースへ供給する第３電圧源と、 プログラム中に前記モニタリングＦＥＴの第２ドレイン
    に流れる電流を検出して、検出された電流が設定の基準
    電流に達するとき前記各電圧源にプログラム停止信号を
    与えることにより、前記電圧がそれ以上供給されないよ
    うにする電流検出部とをさらに備えることを特徴とする
    請求項８記載の不揮発性メモリ。
  10. 【請求項１０】 前記コントロールゲートへ電圧を供給
    する第１電圧源と、 プログラムのためにプログラムＦＥＴの第１ドレインへ
    電圧を供給する第２電圧源と、 前記第１ドレインに供給される電圧より低い電圧を前記
    共通ソースへ供給する第３電圧源と、 プログラム中に第２ドレインの電圧を監視し、第２ドレ
    インの監視された電圧が設定の基準電圧に達するときプ
    ログラム停止信号を前記第１電圧源と第２電圧源に与え
    てそれ以上の電圧を供給しないようにする電圧検出部と
    をさらに備えることを特徴とする請求項８記載の不揮発
    性メモリ。
  11. 【請求項１１】 コントロールゲートと、 第１領域と第２領域に区分されたフローティングゲート
    と、 第１しきい値電圧を有し、フローティングゲートの第１
    領域、第１ドレイン、共通ソース、及び第１ドレインと
    共通ソースとの間に位置した第１チャンネル領域から構
    成されたプログラムＦＥＴと、 第１しきい値電圧より高い第２しきい値電圧を有し、フ
    ローティングゲートの第２領域、第２ドレイン、共通ソ
    ース、及び前記第２ドレインと共通ソースとの間に位置
    した第２チャンネル領域から構成されたモニタリングＦ
    ＥＴとを有する不揮発性メモリセルへのプログラム方法
    において、 プログラムのために電荷キャリアが第１チャンネル領域
    を介してフローティングゲートへ供給され、第２チャン
    ネル領域に反転層が形成されるように、前記コントロー
    ルゲートに第１電圧を、第１ドレインに第２電圧を加え
    るステップと、 プログラム中に前記反転層の導電度を監視し、監視され
    た導電度が基準値に達するとき前記コントロールゲート
    と第１ドレインにそれぞれ第１電圧と第２電圧のうち少
    なくとも一つを供給することを中断するステップとを備
    えることを特徴とする不揮発性メモリをプログラムする
    方法。
  12. 【請求項１２】 第１導電型の半導体基板と、 前記基板の表面内に互いに一定間隔を置いて順次形成さ
    れた第２導電型の第１不純物領域と、 第２不純物領域及び第３不純物領域と、 前記基板上で第１不純物領域と第２不純物領域にわたっ
    て形成される第１ゲート絶縁層と、 前記基板上で第２不純物領域と第３不純物領域にわたっ
    て形成され、第１ゲート絶縁層とは異なる厚さを有する
    第２ゲート絶縁層と、 半導体基板の表面内における第１不純物領域と第２不純
    物領域との間の領域である第１チャンネル領域と、 半導体基板の表面内における第２不純物領域と第３不純
    物領域との間の領域である第２チャンネル領域と、 前記第１ゲート絶縁層と第２ゲート絶縁層上で第１不純
    物領域と第３不純物領域にわたって形成されるフローテ
    ィングゲートと、 前記フローティングゲートの上層に形成されるコントロ
    ールゲートと、 前記フローティングゲートとコントロールゲートとの間
    にこれらを互いに絶縁させるために形成される絶縁層と
    を有することを特徴とする不揮発性メモリセル。
  13. 【請求項１３】 互いに一定間隔を置いて配置された複
    数本のワードラインと、 前記複数個のワードラインと直交するように互いに一定
    間隔を置いて、ワードラインとともに複数個の四角の領
    域を形成する第２導電型の複数本のビットラインと、 前記ビットラインと同一方向にビットラインの間に各四
    角の領域を左側領域と右側流域に分けるように形成され
    る共通ソースラインと、 前記四角の領域内にそれぞれ一つずつ配置される複数個
    の不揮発性メモリセルであって、 それぞれコントロールゲートと、第１領域と第２領域に
    区分されるフローティングゲートと、四角の領域の右側
    領域に位置し、プログラムのためにフローティングゲー
    トへ電荷キャリアを供給するプログラムＦＥＴと、四角
    の領域の左側領域に位置し、プログラム中にフローティ
    ングゲート内の電荷キャリアの量を検証するモニタリン
    グＦＥＴとを有し、 このプログラムＦＥＴはコントロールゲート、フローテ
    ィングゲートの第１領域、第１ドレイン、共通ソース、
    及び第１ドレインと前記共通ソースとの間に位置した第
    １チャンネル領域で構成され、 モニタリングＦＥＴはフローティングゲートの第２領
    域、第２ドレイン、前記共通ソース、及び前記第２ドレ
    インと前記共通ソースとの間に位置した第２チャンネル
    領域から構成され、 各コントロールゲートは隣接するワードラインに接続さ
    れ、 各共通ソースは隣接する共通ソースラインに接続され、 第１ドレインはそれの右側に隣接する四角の領域内に位
    置した不揮発性メモリの第２ドレインとともに隣接する
    ビットラインに接続され、 第２ドレインはその左側に隣接する四角の領域内に位置
    した不揮発性メモリの第１ドレインに接続される複数個
    の不揮発性メモリセルとを有することを特徴とする不揮
    発性メモリ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267341A (ja) * 2009-05-15 2010-11-25 Renesas Electronics Corp 半導体装置
JP2014519184A (ja) * 2011-04-29 2014-08-07 シリコン ストーリッジ テクノロージー インコーポレイテッド 高耐久性の不揮発性メモリセル及びアレイ

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100205309B1 (ko) 1996-07-23 1999-07-01 구본준 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법
KR100232190B1 (ko) * 1996-10-01 1999-12-01 김영환 비휘발성 메모리장치
KR100232200B1 (ko) * 1997-05-26 1999-12-01 김영환 비휘발성 메모리 소자 및 제조 방법
KR100327421B1 (ko) * 1997-12-31 2002-07-27 주식회사 하이닉스반도체 비휘발성 메모리 소자의 프로그램 시스템 및 그의 프로그램 방법
KR100283909B1 (ko) * 1998-12-15 2001-03-02 김영환 비휘발성 메모리의 전하 이득 스트레스 테스트 회로 및 그 테스트 방법
US6901006B1 (en) * 1999-07-14 2005-05-31 Hitachi, Ltd. Semiconductor integrated circuit device including first, second and third gates
JP4012341B2 (ja) 1999-07-14 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置
US6172914B1 (en) * 1999-08-13 2001-01-09 Advanced Micro Devices, Inc. Concurrent erase verify scheme for flash memory applications
JP2001148434A (ja) * 1999-10-12 2001-05-29 New Heiro:Kk 不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイ
US6531887B2 (en) 2001-06-01 2003-03-11 Macronix International Co., Ltd. One cell programmable switch using non-volatile cell
US6577161B2 (en) 2001-06-01 2003-06-10 Macronix International Co., Ltd. One cell programmable switch using non-volatile cell with unidirectional and bidirectional states
US6545504B2 (en) * 2001-06-01 2003-04-08 Macronix International Co., Ltd. Four state programmable interconnect device for bus line and I/O pad
US6522584B1 (en) * 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US20050097499A1 (en) * 2003-11-03 2005-05-05 Macronix International Co., Ltd. In-circuit configuration architecture with non-volatile configuration store for embedded configurable logic array
US20050102573A1 (en) * 2003-11-03 2005-05-12 Macronix International Co., Ltd. In-circuit configuration architecture for embedded configurable logic array
US7466590B2 (en) * 2004-02-06 2008-12-16 Sandisk Corporation Self-boosting method for flash memory cells
US7161833B2 (en) * 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
US7009887B1 (en) * 2004-06-03 2006-03-07 Fasl Llc Method of determining voltage compensation for flash memory devices
FR2879338A1 (fr) * 2004-12-14 2006-06-16 St Microelectronics Sa Cellule memoire eeprom comprenant une fenetre tunnel deportee
US7663167B2 (en) 2004-12-23 2010-02-16 Aptina Imaging Corp. Split transfer gate for dark current suppression in an imager pixel
US7428165B2 (en) * 2006-03-30 2008-09-23 Sandisk Corporation Self-boosting method with suppression of high lateral electric fields
US7511995B2 (en) * 2006-03-30 2009-03-31 Sandisk Corporation Self-boosting system with suppression of high lateral electric fields
US7907450B2 (en) * 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US20090135640A1 (en) * 2007-11-28 2009-05-28 International Business Machines Corporation Electromigration-programmable semiconductor device with bidirectional resistance change
US7808833B2 (en) * 2008-01-28 2010-10-05 Qimonda Flash Gmbh Method of operating an integrated circuit, integrated circuit and method to determine an operating point
CN101872648B (zh) * 2009-04-23 2013-04-24 上海华虹Nec电子有限公司 Mos一次可编程器件
US9543021B2 (en) * 2014-03-12 2017-01-10 SK Hynix Inc. Semiconductor device and programming method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5798190A (en) * 1980-12-08 1982-06-18 Toshiba Corp Semiconductor storage device
JPS60236195A (ja) * 1984-05-08 1985-11-22 Nec Corp 不揮発性半導体メモリ
JPS63274180A (ja) * 1987-05-06 1988-11-11 Seiko Instr & Electronics Ltd 半導体不揮発性メモリ
JPS63310179A (ja) * 1987-06-12 1988-12-19 Seiko Instr & Electronics Ltd 半導体不揮発性メモリ−
JPH06251590A (ja) * 1993-02-24 1994-09-09 Hitachi Ltd 半導体集積回路装置
JPH06334195A (ja) * 1993-05-18 1994-12-02 Nippon Steel Corp 不揮発性半導体記憶装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4331968A (en) * 1980-03-17 1982-05-25 Mostek Corporation Three layer floating gate memory transistor with erase gate over field oxide region
US4558344A (en) * 1982-01-29 1985-12-10 Seeq Technology, Inc. Electrically-programmable and electrically-erasable MOS memory device
DE3277715D1 (en) * 1982-08-06 1987-12-23 Itt Ind Gmbh Deutsche Electrically programmable memory array
FR2600809B1 (fr) * 1986-06-24 1988-08-19 Eurotechnique Sa Dispositif de detection du fonctionnement du systeme de lecture d'une cellule-memoire eprom ou eeprom
US5043940A (en) * 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5268318A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
FR2635410B1 (fr) * 1988-08-11 1991-08-02 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration avec une organisation en damier et un facteur de couplage ameliore et procede de fabrication
US5216269A (en) * 1989-03-31 1993-06-01 U.S. Philips Corp. Electrically-programmable semiconductor memories with buried injector region
JPH02260298A (ja) * 1989-03-31 1990-10-23 Oki Electric Ind Co Ltd 不揮発性多値メモリ装置
US5081054A (en) * 1989-04-03 1992-01-14 Atmel Corporation Fabrication process for programmable and erasable MOS memory device
US5163021A (en) * 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
US5282161A (en) * 1990-12-31 1994-01-25 Sgs-Thomson Microelectronics S.R.L. Eeprom cell having a read interface isolated from the write/erase interface
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US5264384A (en) * 1991-08-30 1993-11-23 Texas Instruments Incorporated Method of making a non-volatile memory cell
US5467305A (en) * 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5329487A (en) * 1993-03-08 1994-07-12 Altera Corporation Two transistor flash EPROM cell
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells
US5357466A (en) * 1993-07-14 1994-10-18 United Microelectronics Corporation Flash cell with self limiting erase and constant cell current
JP2937805B2 (ja) * 1995-05-19 1999-08-23 モトローラ株式会社 ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5798190A (en) * 1980-12-08 1982-06-18 Toshiba Corp Semiconductor storage device
JPS60236195A (ja) * 1984-05-08 1985-11-22 Nec Corp 不揮発性半導体メモリ
JPS63274180A (ja) * 1987-05-06 1988-11-11 Seiko Instr & Electronics Ltd 半導体不揮発性メモリ
JPS63310179A (ja) * 1987-06-12 1988-12-19 Seiko Instr & Electronics Ltd 半導体不揮発性メモリ−
JPH06251590A (ja) * 1993-02-24 1994-09-09 Hitachi Ltd 半導体集積回路装置
JPH06334195A (ja) * 1993-05-18 1994-12-02 Nippon Steel Corp 不揮発性半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267341A (ja) * 2009-05-15 2010-11-25 Renesas Electronics Corp 半導体装置
JP2014519184A (ja) * 2011-04-29 2014-08-07 シリコン ストーリッジ テクノロージー インコーポレイテッド 高耐久性の不揮発性メモリセル及びアレイ

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