JPH06251590A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06251590A JPH06251590A JP3532593A JP3532593A JPH06251590A JP H06251590 A JPH06251590 A JP H06251590A JP 3532593 A JP3532593 A JP 3532593A JP 3532593 A JP3532593 A JP 3532593A JP H06251590 A JPH06251590 A JP H06251590A
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Abstract
(57)【要約】
【目的】 ワード線駆動回路の配置を変えることにより
メモリセルサイズを縮小し、メモリの集積度を向上する
ことができる半導体集積回路装置を提供する。 【構成】 電気的に書込み・消去が可能な不揮発性メモ
リを備えたＥＰＲＯＭまたはフラッシュＥＰＲＯＭであ
って、メモリマットが、複数のワード線（Ｗ0 〜Ｗ3 ）
と複数のデータ線（Ｄ0 〜Ｄ3 ）、これらのワード線と
データ線の交点に設けられた複数の不揮発性メモリ（Ｑ
00〜Ｑ33）から構成されている。そして、偶数番目のワ
ード線（Ｗ0 ，Ｗ2 ）を駆動するワード線駆動回路（Ｗ
Ｄ０，ＷＤ２）は、ワード線（Ｗ0 ，Ｗ2 ）の一方の端
部とＸデコーダとの間に配置され、一方奇数番目のワー
ド線（Ｗ1 ，Ｗ3 ）を駆動するワード線駆動回路（ＷＤ
１，ＷＤ３）は、ワード線（Ｗ1 ，Ｗ3 ）の他方の端部
に配置されている。
メモリセルサイズを縮小し、メモリの集積度を向上する
ことができる半導体集積回路装置を提供する。 【構成】 電気的に書込み・消去が可能な不揮発性メモ
リを備えたＥＰＲＯＭまたはフラッシュＥＰＲＯＭであ
って、メモリマットが、複数のワード線（Ｗ0 〜Ｗ3 ）
と複数のデータ線（Ｄ0 〜Ｄ3 ）、これらのワード線と
データ線の交点に設けられた複数の不揮発性メモリ（Ｑ
00〜Ｑ33）から構成されている。そして、偶数番目のワ
ード線（Ｗ0 ，Ｗ2 ）を駆動するワード線駆動回路（Ｗ
Ｄ０，ＷＤ２）は、ワード線（Ｗ0 ，Ｗ2 ）の一方の端
部とＸデコーダとの間に配置され、一方奇数番目のワー
ド線（Ｗ1 ，Ｗ3 ）を駆動するワード線駆動回路（ＷＤ
１，ＷＤ３）は、ワード線（Ｗ1 ，Ｗ3 ）の他方の端部
に配置されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
レイアウト設計技術に関し、特に電気的に書込み・消去
が可能な不揮発性メモリにおいて、メモリセルサイズの
縮小による集積度の向上が可能とされる半導体集積回路
装置に適用して有効な技術に関する。
レイアウト設計技術に関し、特に電気的に書込み・消去
が可能な不揮発性メモリにおいて、メモリセルサイズの
縮小による集積度の向上が可能とされる半導体集積回路
装置に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、フローティングゲートを備え
たＥＰＲＯＭまたはフラッシュＥＰＲＯＭにおいては、
図９に示すように複数のワード線（Ｗ0 〜Ｗ3 ）と複数
のデータ線（Ｄ0 〜Ｄ3 ）との交点に、電気的に書込み
・消去が可能な複数の不揮発性メモリ（Ｑ00〜Ｑ33）が
設けられている。
たＥＰＲＯＭまたはフラッシュＥＰＲＯＭにおいては、
図９に示すように複数のワード線（Ｗ0 〜Ｗ3 ）と複数
のデータ線（Ｄ0 〜Ｄ3 ）との交点に、電気的に書込み
・消去が可能な複数の不揮発性メモリ（Ｑ00〜Ｑ33）が
設けられている。
【０００３】そして、各々のワード線とＸデコーダ（Ｘ
−ＤＥＣ）との間には、ワード線を駆動するためのワー
ド線駆動回路（ＷＤ０〜ＷＤ３）がＸデコーダに隣接し
て設けられ、Ｘデコーダからの信号線（ｗ0 〜ｗ3 ）の
信号により各々のワード線が駆動される構造となってい
る。
−ＤＥＣ）との間には、ワード線を駆動するためのワー
ド線駆動回路（ＷＤ０〜ＷＤ３）がＸデコーダに隣接し
て設けられ、Ｘデコーダからの信号線（ｗ0 〜ｗ3 ）の
信号により各々のワード線が駆動される構造となってい
る。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
な従来技術において、集積度を向上するためには各々の
メモリセルサイズを小さくする必要がある。このため、
ワード線の間隔を小さくしなければならず、その上ワー
ド線駆動回路もワード線と同一間隔で配置されているの
で、必然的にワード線駆動回路の幅も小さくしなければ
ならない。
な従来技術において、集積度を向上するためには各々の
メモリセルサイズを小さくする必要がある。このため、
ワード線の間隔を小さくしなければならず、その上ワー
ド線駆動回路もワード線と同一間隔で配置されているの
で、必然的にワード線駆動回路の幅も小さくしなければ
ならない。
【０００５】ところが、ワード線駆動回路の幅を小さく
すると、ワード線駆動回路がＭＯＳＦＥＴで構成され、
ＭＯＳＦＥＴのゲート長、ドレイン、ソース、ゲートの
取出し部が必要なために、この幅の中に入らなくなって
しまう。
すると、ワード線駆動回路がＭＯＳＦＥＴで構成され、
ＭＯＳＦＥＴのゲート長、ドレイン、ソース、ゲートの
取出し部が必要なために、この幅の中に入らなくなって
しまう。
【０００６】従って、従来のワード線駆動回路がＸデコ
ーダに隣接して配置される構造においては、ワード線の
間隔がワード線駆動回路の幅で決ってしまい、むやみに
メモリセルサイズを小さくすることができないという問
題が発生する。
ーダに隣接して配置される構造においては、ワード線の
間隔がワード線駆動回路の幅で決ってしまい、むやみに
メモリセルサイズを小さくすることができないという問
題が発生する。
【０００７】そこで、本発明の目的は、偶数番目のワー
ド線と奇数番目のワード線に接続されるワード線駆動回
路の配置を変えることによってメモリセルサイズを縮小
し、メモリの集積度を向上させることができる半導体集
積回路装置を提供することにある。
ド線と奇数番目のワード線に接続されるワード線駆動回
路の配置を変えることによってメモリセルサイズを縮小
し、メモリの集積度を向上させることができる半導体集
積回路装置を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１０】すなわち、本発明の半導体集積回路装置
は、複数のワード線と、この複数のワード線の各々に接
続され、ワード線を所定電位に設定する複数のワード線
駆動回路と、この複数のワード線駆動回路を制御するワ
ード線デコーダ回路とからなる半導体集積回路装置であ
って、偶数番目のワード線に接続されるワード線駆動回
路をワード線の一方の端部とワード線デコーダ回路との
間に配置し、かつ奇数番目のワード線に接続されるワー
ド線駆動回路をワード線の他方の端部に配置するか、ま
たはこれとは逆に配置するものである。
は、複数のワード線と、この複数のワード線の各々に接
続され、ワード線を所定電位に設定する複数のワード線
駆動回路と、この複数のワード線駆動回路を制御するワ
ード線デコーダ回路とからなる半導体集積回路装置であ
って、偶数番目のワード線に接続されるワード線駆動回
路をワード線の一方の端部とワード線デコーダ回路との
間に配置し、かつ奇数番目のワード線に接続されるワー
ド線駆動回路をワード線の他方の端部に配置するか、ま
たはこれとは逆に配置するものである。
【００１１】この場合に、前記奇数番目または偶数番目
のワード線に接続されるワード線駆動回路を、ワード線
に沿って配置される信号線によりワード線デコーダ回路
に接続するようにしたものである。
のワード線に接続されるワード線駆動回路を、ワード線
に沿って配置される信号線によりワード線デコーダ回路
に接続するようにしたものである。
【００１２】また、前記複数のワード線に交差して複数
のデータ線が設けられる場合に、ワード線を第１導体
層、データ線を第２導体層、信号線を第３導体層に各々
構成するようにしたものである。
のデータ線が設けられる場合に、ワード線を第１導体
層、データ線を第２導体層、信号線を第３導体層に各々
構成するようにしたものである。
【００１３】さらに、前記複数のワード線の各々に、少
なくとも１つ以上からなる不揮発性メモリを接続するよ
うにしたものである。
なくとも１つ以上からなる不揮発性メモリを接続するよ
うにしたものである。
【００１４】この場合に、前記不揮発性メモリを、電気
的に書込みと消去が可能な不揮発性メモリとするもので
ある。
的に書込みと消去が可能な不揮発性メモリとするもので
ある。
【００１５】
【作用】前記した半導体集積回路装置によれば、偶数番
目のワード線に接続されるワード線駆動回路と、奇数番
目のワード線に接続されるワード線駆動回路がワード線
の両端に配置されることにより、ワード線とワード線駆
動回路との間隔を狭めることができる。これにより、ワ
ード線とワード線駆動回路のレイアウトが容易となり、
相対的にメモリセルサイズを小さくすることができる。
目のワード線に接続されるワード線駆動回路と、奇数番
目のワード線に接続されるワード線駆動回路がワード線
の両端に配置されることにより、ワード線とワード線駆
動回路との間隔を狭めることができる。これにより、ワ
ード線とワード線駆動回路のレイアウトが容易となり、
相対的にメモリセルサイズを小さくすることができる。
【００１６】さらに、ワード線、データ線および信号線
が第１、第２または第３導体層に各々構成されることに
より、メモリセルサイズをさらに縮小することができ
る。これにより、特に電気的に書込みと消去が可能な不
揮発性メモリの集積度を向上させることができる。
が第１、第２または第３導体層に各々構成されることに
より、メモリセルサイズをさらに縮小することができ
る。これにより、特に電気的に書込みと消去が可能な不
揮発性メモリの集積度を向上させることができる。
【００１７】
【実施例】図１は本発明の一実施例である半導体集積回
路装置の要部を示す構成図、図２は本実施例におけるメ
モリセルの構造を示す平面図、図３は図２のIII −III
線における切断断面図、図４〜図８は本実施例における
変形例を示す構成図である。
路装置の要部を示す構成図、図２は本実施例におけるメ
モリセルの構造を示す平面図、図３は図２のIII −III
線における切断断面図、図４〜図８は本実施例における
変形例を示す構成図である。
【００１８】まず、図１により本実施例の半導体集積回
路装置の要部構成を説明する。
路装置の要部構成を説明する。
【００１９】本実施例の半導体集積回路装置は、たとえ
ば電気的に書込み・消去が可能な不揮発性メモリを備え
たＥＰＲＯＭまたはフラッシュＥＰＲＯＭとされ、メモ
リマットが、複数のワード線（Ｗ0 〜Ｗ3 ）と複数のデ
ータ線（Ｄ0 〜Ｄ3 ）、これらのワード線とデータ線の
交点に設けられた複数の不揮発性メモリ（Ｑ00〜Ｑ33）
から構成されている。
ば電気的に書込み・消去が可能な不揮発性メモリを備え
たＥＰＲＯＭまたはフラッシュＥＰＲＯＭとされ、メモ
リマットが、複数のワード線（Ｗ0 〜Ｗ3 ）と複数のデ
ータ線（Ｄ0 〜Ｄ3 ）、これらのワード線とデータ線の
交点に設けられた複数の不揮発性メモリ（Ｑ00〜Ｑ33）
から構成されている。
【００２０】複数のワード線には、その一方にＸデコー
ダ（Ｘ−ＤＥＣ）、Ｘアドレスバッファ（Ｘ−ＡＤＢ）
が設けられ、このＸアドレスバッファにはＸ系のアドレ
ス（ＸＡ）が入力される。
ダ（Ｘ−ＤＥＣ）、Ｘアドレスバッファ（Ｘ−ＡＤＢ）
が設けられ、このＸアドレスバッファにはＸ系のアドレ
ス（ＸＡ）が入力される。
【００２１】複数のデータ線には、その一方にＹセレク
ト（Ｙ−ＳＥＬＥＣＴ）が設けられ、このＹセレクトは
Ｙデコーダ（Ｙ−ＤＥＣ）により制御される。このＹデ
コーダにはＹアドレスバッファ（Ｙ−ＡＤＢ）が接続さ
れ、Ｙ系のアドレス（ＹＡ）が入力される。
ト（Ｙ−ＳＥＬＥＣＴ）が設けられ、このＹセレクトは
Ｙデコーダ（Ｙ−ＤＥＣ）により制御される。このＹデ
コーダにはＹアドレスバッファ（Ｙ−ＡＤＢ）が接続さ
れ、Ｙ系のアドレス（ＹＡ）が入力される。
【００２２】また、Ｙセレクトには、書込み・読出し回
路（ＷＲＩＴＥ／ＳＡ）が設けられ、この書込み・読出
し回路を通じて書込み情報入力（ＤＩ）および読出し情
報出力（ＤＯ）が行われる。さらに、これらの全体の制
御は制御回路（ＣＯＮＴ）で実行される。
路（ＷＲＩＴＥ／ＳＡ）が設けられ、この書込み・読出
し回路を通じて書込み情報入力（ＤＩ）および読出し情
報出力（ＤＯ）が行われる。さらに、これらの全体の制
御は制御回路（ＣＯＮＴ）で実行される。
【００２３】そして、ワード線の各々を所定電位に設定
する複数のワード線駆動回路（ＷＤ０〜ＷＤ３）は、各
々２個のＰ型ＭＯＳＦＥＴ（Ｔｐ）と２個のＮ型ＭＯＳ
ＦＥＴ（Ｔｎ）とから構成されている。
する複数のワード線駆動回路（ＷＤ０〜ＷＤ３）は、各
々２個のＰ型ＭＯＳＦＥＴ（Ｔｐ）と２個のＮ型ＭＯＳ
ＦＥＴ（Ｔｎ）とから構成されている。
【００２４】次に、本実施例の作用について説明する。
【００２５】以上のような構成において、本発明の特徴
である複数のワード線駆動回路（ＷＤ０〜ＷＤ３）は以
下のようにして配置される。
である複数のワード線駆動回路（ＷＤ０〜ＷＤ３）は以
下のようにして配置される。
【００２６】たとえば、偶数番目のワード線（Ｗ0 ，Ｗ
2 ）を駆動するワード線駆動回路（ＷＤ０，ＷＤ２）
は、ワード線（Ｗ0 ，Ｗ2 ）の一方の端部とＸデコーダ
との間に配置されている。そして、このワード線駆動回
路（ＷＤ０，ＷＤ２）は、Ｘデコーダからの信号線（ｗ
0 ，ｗ2 ）の信号によりワード線（Ｗ0 ，Ｗ2 ）を駆動
するようになっている。
2 ）を駆動するワード線駆動回路（ＷＤ０，ＷＤ２）
は、ワード線（Ｗ0 ，Ｗ2 ）の一方の端部とＸデコーダ
との間に配置されている。そして、このワード線駆動回
路（ＷＤ０，ＷＤ２）は、Ｘデコーダからの信号線（ｗ
0 ，ｗ2 ）の信号によりワード線（Ｗ0 ，Ｗ2 ）を駆動
するようになっている。
【００２７】一方、奇数番目のワード線（Ｗ1 ，Ｗ3 ）
を駆動するワード線駆動回路（ＷＤ１，ＷＤ３）は、ワ
ード線（Ｗ1 ，Ｗ3 ）の他方の端部に配置されている。
そして、このワード線駆動回路（ＷＤ１，ＷＤ３）は、
ワード線（Ｗ1 ，Ｗ3 ）に沿って配置された信号線（ｗ
1 ，ｗ3 ）の信号によりワード線（Ｗ1 ，Ｗ3 ）を駆動
する構成となっている。
を駆動するワード線駆動回路（ＷＤ１，ＷＤ３）は、ワ
ード線（Ｗ1 ，Ｗ3 ）の他方の端部に配置されている。
そして、このワード線駆動回路（ＷＤ１，ＷＤ３）は、
ワード線（Ｗ1 ，Ｗ3 ）に沿って配置された信号線（ｗ
1 ，ｗ3 ）の信号によりワード線（Ｗ1 ，Ｗ3 ）を駆動
する構成となっている。
【００２８】さらに、この半導体集積回路装置は、図２
および図３に示すようなメモリセル構造となっている。
および図３に示すようなメモリセル構造となっている。
【００２９】すなわち、Ｐ型半導体基板１上に、フィー
ルド絶縁膜２、第１ゲート絶縁膜３、フローティングゲ
ート４、第２ゲート絶縁膜５、コントロールゲート６、
Ｎ型半導体領域（ソースまたはドレイン）７、第１層間
絶縁膜８、コンタクトホール９、第１ＡＬ配線１０、第
２層間絶縁膜１１、第２ＡＬ配線１２、パッシベーショ
ン膜１３が順に形成される。
ルド絶縁膜２、第１ゲート絶縁膜３、フローティングゲ
ート４、第２ゲート絶縁膜５、コントロールゲート６、
Ｎ型半導体領域（ソースまたはドレイン）７、第１層間
絶縁膜８、コンタクトホール９、第１ＡＬ配線１０、第
２層間絶縁膜１１、第２ＡＬ配線１２、パッシベーショ
ン膜１３が順に形成される。
【００３０】この場合に、ワード線がコントロールゲー
ト６による第１導体層に、データ線が第１ＡＬ配線１０
による第２導体層に、信号線が第２ＡＬ配線１２による
第３導体層に各々構成されている。
ト６による第１導体層に、データ線が第１ＡＬ配線１０
による第２導体層に、信号線が第２ＡＬ配線１２による
第３導体層に各々構成されている。
【００３１】従って、本実施例の半導体集積回路装置に
よれば、偶数番目のワード線（Ｗ0，Ｗ2 ）を駆動する
ワード線駆動回路（ＷＤ０，ＷＤ２）はワード線
（Ｗ0 ，Ｗ2 ）の一方の端部に配置され、かつ奇数番目
のワード線（Ｗ1 ，Ｗ3 ）を駆動するワード線駆動回路
（ＷＤ１，ＷＤ３）はワード線（Ｗ1 ，Ｗ3 ）の他方の
端部に配置されることにより、ワード線の間隔に対して
ワード線駆動回路の間隔を従来に比べて約２倍にするこ
とができるので、相対的にワード線とワード線駆動回路
との間隔を狭めることができ、これによってメモリセル
サイズを小さくすることができる。
よれば、偶数番目のワード線（Ｗ0，Ｗ2 ）を駆動する
ワード線駆動回路（ＷＤ０，ＷＤ２）はワード線
（Ｗ0 ，Ｗ2 ）の一方の端部に配置され、かつ奇数番目
のワード線（Ｗ1 ，Ｗ3 ）を駆動するワード線駆動回路
（ＷＤ１，ＷＤ３）はワード線（Ｗ1 ，Ｗ3 ）の他方の
端部に配置されることにより、ワード線の間隔に対して
ワード線駆動回路の間隔を従来に比べて約２倍にするこ
とができるので、相対的にワード線とワード線駆動回路
との間隔を狭めることができ、これによってメモリセル
サイズを小さくすることができる。
【００３２】さらに、ワード線がコントロールゲート６
に、データ線が第１ＡＬ配線１０に、信号線が第２ＡＬ
配線１２に各々構成されることにより、メモリセルサイ
ズをさらに縮小して高集積化を図ることができる。
に、データ線が第１ＡＬ配線１０に、信号線が第２ＡＬ
配線１２に各々構成されることにより、メモリセルサイ
ズをさらに縮小して高集積化を図ることができる。
【００３３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３４】たとえば、本実施例の半導体集積回路装置
については、図１に示すようなメモリマット構成による
ＥＰＲＯＭまたはフラッシュＥＰＲＯＭである場合につ
いて説明したが、本発明は前記実施例に限定されるもの
ではなく、図４〜図６に示すようなメモリマット構成の
場合などについても広く適用可能である。
については、図１に示すようなメモリマット構成による
ＥＰＲＯＭまたはフラッシュＥＰＲＯＭである場合につ
いて説明したが、本発明は前記実施例に限定されるもの
ではなく、図４〜図６に示すようなメモリマット構成の
場合などについても広く適用可能である。
【００３５】すなわち、図４はＣＡ型（コンタクトレス
・アレイ型）、図５はカラム線駆動回路（ＣＤ０，ＣＤ
１）、カラム線（Ｃ0 ，Ｃ1 ）および信号線（ｃ0 ，ｃ
1 ）が追加されたＮＡＮＤ型、さらに図６のようにワー
ド線（Ｗ0 〜Ｗ3 ）をシャントし、第１導体層がデータ
線（Ｄ0 〜Ｄ15）、第２導体層がワード線シャント、第
３導体層が信号線ｗ1 ，ｗ3 に各々構成されたシャント
線（ＷＳ0 〜ＷＳ3 ）が追加されたメモリマット構成な
どの種々の変形が考えられる。
・アレイ型）、図５はカラム線駆動回路（ＣＤ０，ＣＤ
１）、カラム線（Ｃ0 ，Ｃ1 ）および信号線（ｃ0 ，ｃ
1 ）が追加されたＮＡＮＤ型、さらに図６のようにワー
ド線（Ｗ0 〜Ｗ3 ）をシャントし、第１導体層がデータ
線（Ｄ0 〜Ｄ15）、第２導体層がワード線シャント、第
３導体層が信号線ｗ1 ，ｗ3 に各々構成されたシャント
線（ＷＳ0 〜ＷＳ3 ）が追加されたメモリマット構成な
どの種々の変形が考えられる。
【００３６】さらに、ワード線駆動回路についても、図
７のようなＰ型ＭＯＳＦＥＴ（Ｔｐ）とＮ型ＭＯＳＦＥ
Ｔ（Ｔｎ）とから簡単に構成される場合などについても
適用可能である。
７のようなＰ型ＭＯＳＦＥＴ（Ｔｐ）とＮ型ＭＯＳＦＥ
Ｔ（Ｔｎ）とから簡単に構成される場合などについても
適用可能である。
【００３７】また、ワード線駆動回路の配置について
は、図１とは逆に配置される場合、さらに図８に示すよ
うに偶数番目のワード線に接続されるワード線駆動回路
と、奇数番目のワード線に接続されるワード線駆動回路
とが交互に配置される場合など、特にワード線駆動回路
が重ならないような配置であれば適用可能であることは
いうまでもない。
は、図１とは逆に配置される場合、さらに図８に示すよ
うに偶数番目のワード線に接続されるワード線駆動回路
と、奇数番目のワード線に接続されるワード線駆動回路
とが交互に配置される場合など、特にワード線駆動回路
が重ならないような配置であれば適用可能であることは
いうまでもない。
【００３８】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野である電気的に書込み・
消去が可能な不揮発性メモリを備えたＥＰＲＯＭまたは
フラッシュＥＰＲＯＭに適用した場合について説明した
が、これに限定されるものではなく、紫外線によりプロ
グラム可能なＥＰＲＯＭなどの不揮発性メモリ、さらに
磁気ディスク置換用フラッシュメモリ、フラッシュメモ
リ搭載マイコンなど半導体メモリが実装される他の装置
などについても広く適用可能である。
てなされた発明をその利用分野である電気的に書込み・
消去が可能な不揮発性メモリを備えたＥＰＲＯＭまたは
フラッシュＥＰＲＯＭに適用した場合について説明した
が、これに限定されるものではなく、紫外線によりプロ
グラム可能なＥＰＲＯＭなどの不揮発性メモリ、さらに
磁気ディスク置換用フラッシュメモリ、フラッシュメモ
リ搭載マイコンなど半導体メモリが実装される他の装置
などについても広く適用可能である。
【００３９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００４０】(1).偶数番目のワード線に接続されるワー
ド線駆動回路をワード線の一方の端部とワード線デコー
ダ回路との間に配置し、かつ奇数番目のワード線に接続
されるワード線駆動回路をワード線の他方の端部に配置
するか、またはこれとは逆に配置することにより、ワー
ド線とワード線駆動回路との間隔を狭めることができる
ので、ワード線とワード線駆動回路のレイアウトが容易
となり、相対的にメモリセルサイズを小さくすることが
可能となる。
ド線駆動回路をワード線の一方の端部とワード線デコー
ダ回路との間に配置し、かつ奇数番目のワード線に接続
されるワード線駆動回路をワード線の他方の端部に配置
するか、またはこれとは逆に配置することにより、ワー
ド線とワード線駆動回路との間隔を狭めることができる
ので、ワード線とワード線駆動回路のレイアウトが容易
となり、相対的にメモリセルサイズを小さくすることが
可能となる。
【００４１】(2).複数のワード線に交差して複数のデー
タ線が設けられる場合に、ワード線を第１導体層、デー
タ線を第２導体層、信号線を第３導体層に各々構成する
ことにより、メモリセルサイズをさらに縮小することが
できるので、集積度の向上が可能となる。
タ線が設けられる場合に、ワード線を第１導体層、デー
タ線を第２導体層、信号線を第３導体層に各々構成する
ことにより、メモリセルサイズをさらに縮小することが
できるので、集積度の向上が可能となる。
【００４２】(3).前記(1) および(2) により、特に電気
的に書込み・消去が可能な不揮発性メモリにおいて、メ
モリセルサイズの縮小により集積度の高いレイアウト設
計が可能とされる半導体集積回路装置を得ることができ
る。
的に書込み・消去が可能な不揮発性メモリにおいて、メ
モリセルサイズの縮小により集積度の高いレイアウト設
計が可能とされる半導体集積回路装置を得ることができ
る。
【図１】本発明の一実施例である半導体集積回路装置の
要部を示す構成図である。
要部を示す構成図である。
【図２】本実施例におけるメモリセルの構造を示す平面
図である。
図である。
【図３】本実施例において、図２のIII −III 線におけ
る切断断面図である。
る切断断面図である。
【図４】本実施例の半導体集積回路装置における変形例
を示す構成図である。
を示す構成図である。
【図５】本実施例の半導体集積回路装置における変形例
を示す構成図である。
を示す構成図である。
【図６】本実施例の半導体集積回路装置における変形例
を示す構成図である。
を示す構成図である。
【図７】本実施例の半導体集積回路装置における変形例
を示す構成図である。
を示す構成図である。
【図８】本実施例の半導体集積回路装置における変形例
を示す構成図である。
を示す構成図である。
【図９】従来技術の一例である半導体集積回路装置の要
部を示す構成図である。
部を示す構成図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ 第１ゲート絶縁膜 ４ フローティングゲート ５ 第２ゲート絶縁膜 ６ コントロールゲート ７ 半導体領域 ８ 第１層間絶縁膜 ９ コンタクトホール １０ 第１ＡＬ配線 １１ 第２層間絶縁膜 １２ 第２ＡＬ配線 １３ パッシベーション膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺沢 正明 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (5)
- 【請求項１】 複数のワード線と、該複数のワード線の
各々に接続され、該ワード線を所定電位に設定する複数
のワード線駆動回路と、該複数のワード線駆動回路を制
御するワード線デコーダ回路とからなる半導体集積回路
装置であって、偶数番目のワード線に接続されるワード
線駆動回路を前記ワード線の一方の端部と前記ワード線
デコーダ回路との間に配置し、かつ奇数番目のワード線
に接続されるワード線駆動回路を前記ワード線の他方の
端部に配置するか、またはこれとは逆に配置することを
特徴とする半導体集積回路装置。 - 【請求項２】 前記奇数番目または偶数番目のワード線
に接続されるワード線駆動回路が、前記ワード線に沿っ
て配置される信号線により前記ワード線デコーダ回路に
接続されることを特徴とする請求項１記載の半導体集積
回路装置。 - 【請求項３】 前記複数のワード線に交差して複数のデ
ータ線が設けられ、前記ワード線が第１導体層、前記デ
ータ線が第２導体層、前記信号線が第３導体層に各々構
成されることを特徴とする請求項２記載の半導体集積回
路装置。 - 【請求項４】 前記複数のワード線の各々には、少なく
とも１つ以上からなる不揮発性メモリが接続されること
を特徴とする請求項１、２または３記載の半導体集積回
路装置。 - 【請求項５】 前記不揮発性メモリは、電気的に書込み
と消去が可能な不揮発性メモリであることを特徴とする
請求項４記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3532593A JPH06251590A (ja) | 1993-02-24 | 1993-02-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3532593A JPH06251590A (ja) | 1993-02-24 | 1993-02-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251590A true JPH06251590A (ja) | 1994-09-09 |
Family
ID=12438673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3532593A Pending JPH06251590A (ja) | 1993-02-24 | 1993-02-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06251590A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964214A (ja) * | 1995-08-21 | 1997-03-07 | Lg Semicon Co Ltd | 不揮発性メモリ及びその不揮発性メモリをプログラムする方法 |
| KR100453673B1 (ko) * | 2000-10-31 | 2004-10-22 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
| JP2009141278A (ja) * | 2007-12-10 | 2009-06-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1993
- 1993-02-24 JP JP3532593A patent/JPH06251590A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964214A (ja) * | 1995-08-21 | 1997-03-07 | Lg Semicon Co Ltd | 不揮発性メモリ及びその不揮発性メモリをプログラムする方法 |
| KR100453673B1 (ko) * | 2000-10-31 | 2004-10-22 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
| JP2009141278A (ja) * | 2007-12-10 | 2009-06-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021126 |