KR100585034B1 - 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000009792 diffusion process Methods 0.000 claims description 50
- 239000012535 impurity Substances 0.000 claims description 19
- 230000005684 electric field Effects 0.000 description 8
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11C16/10—Programming or data input circuits
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- G11—INFORMATION STORAGE
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
본 발명은 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법에 관한 것으로, 본 발명에서는 워드라인들, 비트라인들 및 공통 라인을 플로팅 시킨 상태로, 컨트롤 게이트 구동라인들에 음 전압, 상기 반도체 기판에 제 1 전압을 인가하여, 저장 산화막 패턴에 주입되어 있던 전자들을 반도체 기판 방향으로 소거하는 단계, 비 휘발성 메모리 셀들 중, 프로그램이 필요한 선택 셀의 워드라인에 양 전압, 프로그램이 필요하지 비 선택 셀들의 워드라인들에 제 2 전압, 선택 셀의 비트라인에 양 전압, 비 선택 셀들의 비트라인들에 제 2 전압, 상기 공통 라인 및 반도체 기판에 제 2 전압, 컨트롤 게이트 구동라인들에 양 전압을 인가하여, 선택 셀에 소속된 저장 산화막 패턴 측으로, 전자들을 프로그램 하는 단계, 컨트롤 게이트 구동라인들에 기준전압, 선택 셀의 워드라인에 양 전압, 비 선택 셀들의 워드라인들에 제 2 전압, 선택 셀의 비트라인에 양 전압, 비 선택 셀들의 비트라인들에 제 2 전압, 공통 라인 및 반도체 기판에 제 2 전압을 인가하여, 선택 셀의 프로그램 상태를 읽는 단계를 개시한다. 이러한 본 발명에서는 본 출원인이 기 제시한 비 휘발성 메모리 셀에 필요한 일련의 소거 바이어스 조건, 프로그램 바이어스 조건, 리딩 바이어스 조건을 상세하게 제시하고, 이를 통해, 해당 비 휘발성 메모리 셀들이 반도체 장치 레벨에서 현실적으로 구동·운용될 수 있는 여건을 조성함으로써, 기존 비 휘발성 메모리 셀에 의해 발생되었던 각종 문제점들이 효과적으로 해결될 수 있도록 유도할 수 있다.
Description
도 1은 본 출원인에 의해 기 출원된 비 휘발성 메모리 셀을 도시한 예시도.
도 2는 본 발명에 따른 비 휘발성 메모리 셀을 구비한 반도체 장치를 개념적으로 도시한 회로도.
도 3은 본 발명에 따른 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동절차를 설명하기 위한 개념도.
본 발명은 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법에 관한 것으로, 좀더 상세하게는 본 출원인이 기 제시한 비 휘발성 메모리 셀에 필요한 일련의 소거 바이어스 조건, 프로그램 바이어스 조건, 리딩 바이어스 조건을 상세하게 제시하고, 이를 통해, 해당 비 휘발성 메모리 셀들이 반도체 장치 레벨에서 현실적으로 구동·운용될 수 있는 여건을 조성함으로써, 기존 비 휘발성 메모리 셀에 의해 발생되었던 각종 문제점들이 효과적으로 해결될 수 있도록 유도할 수 있는 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법에 관한 것이다.
최근, 전기적으로 데이터를 프로그램 하거나, 소거할 수 있는 비 휘발성 메모리, 예컨대, 플래쉬 메모리(Flash memory)에 대한 수요가 급증하면서, 비 휘발성 메모리를 이루는 각 구조물들의 기하학적 구조 또한 많은 구조변화를 겪고 있다.
통상, 이러한 비 휘발성 메모리 소자는 플로팅 게이트 소자와 소노스 소자(SONOS:Silicon-Oxide-Nitride-Oxide-Silicon device)로 대별된다.
이 경우, 플로팅 게이트 소자는 일련의 프로그램 절차 시, 주로 핫 캐리어 주입 방식(Hot carrier injection procee)으로, 플로팅 게이트 패턴, 터널 산화막 패턴, ONO 패턴(Oxide-Nitride-Oxide pattern) 사이에 형성된 전위우물에 전자를 가두는 메카니즘을 취하게 되며, 일련의 소거 절차 시, 다이렉트 터널링(Direct tunneling) 또는 F-N 터널링 방식을 사용하여, 전위우물에 갇혀있던 전자를 반도체 기판으로 빼내는 메카니즘을 취하게 된다.
또한, 소노스 소자는 일련의 프로그램 절차 시, 다이렉트 터널링 또는 F-N 터널링 방식을 사용하여, ONO 층 내부의 트랩 사이트(Trap site)에 전자를 트랩시키는 메카니즘을 취하게 되며, 일련의 소거 절차 시에도, 다이렉트 터널링 또는 F-N 터널링 방식을 사용하여, ONO 층 내부의 트랩 사이트에 트랩되어 있던 전자를 반도체 기판으로 빼내는 메카니즘을 취하게 된다.
그러나, 이러한 종래의 플로팅 게이트 소자는 제조 공정이 매우 복잡한 단점이 있으며, 특히, 주변 메모리 셀과의 커플링에 의한 전하 손실이 심해 스케일링(Scaling) 시키는 데에 많은 한계가 있는 단점이 있다. 또한, 소노스 소자는 플로팅 게이트 소자에 비해 리텐션(Retention) 특성이 나쁘고, 프로그램 속도가 느리며, 상대적으로 좁은 문턱전압 윈도우를 가지는 등의 단점들이 많다.
본 출원인은 앞서 언급한 플로팅 게이트 소자 및 소노스 소자의 여러 가지 문제점들을 한꺼번에 해결하기 위하여, 기 출원된 한국특허출원 제2003-77923호 "비 휘발성 메모리 소자 및 그 제조방법"을 통해, 도 1에 도시된 바와 같은 비 휘발성 메로리 셀을 제안하였다.
이러한 본 출원인에 의한 비 휘발성 메모리 셀은 도면에 도시된 바와 같이, 반도체 기판(11) 상부에 형성된 게이트 절연막 패턴(200) 및 이 게이트 절연막 패턴(200)의 상부에 형성된 콘트롤 게이트 패턴(17), 이 콘트롤 게이트 패턴(17)의 양쪽 측부에 형성된 소오스/드레인 확산층(18,12) 등이 조합된 구성을 취하게 된다. 이 경우, 게이트 절연막 패턴(200)은 터널 산화막 패턴(220), 저장 산화막 패턴(240), 블록 산화막 패턴(260) 등의 조합으로 이루어진다.
이때, 앞의 터널 산화막 패턴(220)은 제 1 및 제 2 터널 산화막 패턴(221,222)이 조합된 구성을 취하게 되며, 블록 산화막 패턴(260)은 제 1 및 제 2 블록 산화막 패턴(261,262)이 조합된 구성을 취하게 된다.
기 출원된 내용에 상세히 언급된 바와 같이, 이러한 본 출원인이 제안한 비 휘발성 메모리 셀은 핫 캐리어 주입 방식으로 저장 산화막 패턴(240) 내에 존재하는 전위우물에 전자를 가두는 방식을 취하기 때문에, 프로그램 속도가 매우 빠르며, 해당 프로그램 속도가 터널 산화막 패턴의 두께에 거의 영향을 받지 않는다.
또한, 터널 산화막 패턴(220)의 두께를 증가시키더라도, 프로그램 속도에 거의 영향을 주지 않기 때문에, 터널 산화막 패턴(220)의 두께를 증가시켜, 리텐션 특성을 획기적으로 개선시킬 수 있다.
이에 더하여, 본 출원인이 제안한 비 휘발성 메모리 셀 에서는 저장 산화막 패턴(240) 내에 형성되는 전위우물의 전위 장벽 높이가 플로팅 게이트 소자에서 형성되는 전위우물의 장벽 높이와 거의 비슷하게 형성되기 때문에, 외부적 요인(열이나 기타 에너지 요인)에 의해 전위우물에 갇힌 전자가 전위장벽을 뛰어넘어 컨트롤 게이트 패턴(17) 측으로 빠져 나갈 가능성은 거의 없어지게 되며, 결국, 리텐션 특성을 플로팅 게이트 소자 수준으로 개선시킬 수 있게 된다.
본 출원인이 제안한 비 휘발성 메모리 셀은 이외에도 좀더 많은 효과들을 발휘하지만, 그 내용은 특허출원 제2003-77923호에 자세히 언급되어 있으므로, 이에 대한 상세한 기술은 생략하기로 한다.
그러나, 이러한 여러 가지 장점에도 불구하고, 본 출원인이 제안한 비 휘발성 메모리 셀을 반도체 장치 레벨에서 효과적으로 구동시키는 방법은 아직까지 구체적으로 제시되어 있지 않은 형편이기 때문에, 종래 에서는 이러한 자가 소거 보상형 비 휘발성 메모리 셀을 현실화하는데 있어, 많은 어려움을 겪고 있는 실정이다.
따라서, 본 발명의 목적은 본 출원인이 제안한 비 휘발성 메모리 셀을 반도체 장치 레벨에서 효과적으로 구동시키는 방법을 제시하는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 워드라인들, 비트라인들 및 공통 라인을 플로팅 시킨 상태로, 컨트롤 게이트 구동라인들에 음 전압, 상기 반도체 기판에 제 1 전압을 인가하여, 저장 산화막 패턴에 주입되어 있던 전자들을 반도체 기판 방향으로 소거하는 단계, 비 휘발성 메모리 셀들 중, 프로그램이 필요한 선택 셀의 워드라인에 양 전압, 프로그램이 필요하지 비 선택 셀들의 워드라인들에 제 2 전압, 선택 셀의 비트라인에 양 전압, 비 선택 셀들의 비트라인들에 제 2 전압, 상기 공통 라인 및 반도체 기판에 제 2 전압, 컨트롤 게이트 구동라인들에 양 전압을 인가하여, 선택 셀에 소속된 저장 산화막 패턴 측으로, 전자들을 프로그램 하는 단계, 컨트롤 게이트 구동라인들에 기준전압, 선택 셀의 워드라인에 양 전압, 비 선택 셀들의 워드라인들에 제 2 전압, 선택 셀의 비트라인에 양 전압, 비 선택 셀들의 비트라인들에 제 2 전압, 공통 라인 및 반도체 기판에 제 2 전압을 인가하여, 선택 셀의 프로그램 상태를 읽는 단계의 조합으로 이루어지는 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법을 개시한다.
또한, 본 발명의 다른 측면에서는 선택 게이트 구동라인, 소스라인, 드레인 라인을 플로팅 시킨 상태로, 컨트롤 게이트 구동라인들에 음 전압, 반도체 기판에 제 1 전압을 인가하여, 저장 산화막 패턴에 주입되어 있던 전자들을 반도체 기판 방향으로 소거하는 단계, 비 휘발성 메모리 셀들 중, 프로그램이 필요한 선택 셀의 선택 게이트 구동라인에 양 전압, 프로그램이 필요하지 않은 비 선택 셀들의 선택 게이트 구동라인에 제 2 전압, 선택 셀의 드레인 라인에 양 전압, 선택 셀의 소스 라인에 제 2 전압, 선택 셀의 컨트롤 게이트 구동라인에 양 전압, 비 선택 셀들의 컨트롤 게이트 구동라인에 제 2 전압, 반도체 기판에 제 2 전압을 인가하여, 선택 셀에 소속된 저장 산화막 패턴 측으로, 전자들을 프로그램 하는 단계, 선택 셀의 선택 게이트 구동라인에 양 전압, 비 선택 셀들의 선택 게이트 구동라인에 제 2 전압, 선택 셀의 드레인 라인에 양 전압, 선택 셀의 소스라인에 제 2 전압, 선택 셀의 컨트롤 게이트 구동라인에 기준전압, 비 선택 셀들의 컨트롤 게이트 구동라인에 제 2 전압, 반도체 기판에 제 2 전압을 인가하여, 선택 셀의 프로그램 상태를 읽는 단계의 조합으로 이루어지는 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법을 좀더 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명을 채용한 반도체 장치는 다수의 비 휘발성 메모리 셀들(MC)과, 이 비 휘발성 메모리 셀들(MC)을 선택적으로 구동시키기 위한 로직 회로, 예컨대, 워드라인 구동회로(101), 비트라인 구동회로(102), 컨트롤 게이트 구동회로(103), 공통 소오스 구동회로(도시 안됨) 등이 조합된 구성을 취하게 된다.
물론, 이러한 각 비 휘발성 메모리 셀들(MC)은 앞의 도 1에 도시된 바와 같이, 반도체 기판(11) 상부에 형성된 게이트 절연막 패턴(200) 및 이 게이트 절연막 패턴(200)의 상부에 형성된 콘트롤 게이트 패턴(17), 이 콘트롤 게이트 패턴(17)의 양쪽 측부에 형성된 소오스/드레인 확산층(18,12) 등이 조합된 구성을 취하게 된 다. 이 경우, 게이트 절연막 패턴(200)은 터널 산화막 패턴(220), 저장 산화막 패턴(240), 블록 산화막 패턴(260) 등의 조합으로 이루어진다.
이때, 각 셀(MC)에 소속된 컨트롤 게이트 패턴들(17)은 터널 산화막 패턴(220), 저장 산화막 패턴(240), 블록 산화막 패턴(260) 등으로 이루어진 구조물들의 최상위에 형성된 상태로, 복수개의 컨트롤 게이트 구동라인들(CG1,CG2,CG3,CG4)에 각각 연결되는 구조를 취하게 되며, 제 1 불순물 확산층들, 예컨대, 소오스 확산층(18)들은 위 구조물들의 한쪽 측부에 형성된 상태로, 공통 라인(도시 안됨)에 연결되는 구조를 취하게 된다.
여기서, 도면에 도시된 바와 같이, 각 셀들(MC)의 일부에는 복수개의 워드라인들(WL1,WL2,WL3,WL4) 및 비트라인들(BL1,BL2,BL3,BL4)과 각각 연결된 상태로, 각 셀들(MC)의 제 2 불순물 확산층들, 예컨대, 드레인 확산층(12)의 일부와 전기적으로 연결되어, 각 셀들(MC)의 전류흐름 상태를 워드라인들(WL1,WL2,WL3,WL4) 및 비트라인들(BL1,BL2,BL3,BL4)에 인가되는 전압에 따라 선택적으로 조절하는 선택 트랜지스터들(21)이 추가 배치된다.
이 상황에서, 각 셀들(MC)의 저장 산화막 패턴(240)들에 주입되어 있던 전자들을 예컨대, 반도체 기판(11) 방향으로 소거시키기 위한 일련의 소거 절차가 진행되면, 로직 회로, 예컨대, 공통 소오스 구동회로, 워드라인 구동회로(101), 비트라인 구동회로(102), 컨트롤 게이트 구동회로(103) 측에서는 도 3에 도시된 바와 같이, 바람직하게, 비트라인들(BL1,BL2,BL3,BL4), 워드라인들(WL1,WL2,WL3,WL4) 및 공통 라인을 플로팅 시킨 상태로, 컨트롤 게이트 구동라인들(CG1,CG2,CG3,CG4)에 음 전압, 반도체 기판(11)에 제 1 전압, 바람직하게, 접지전압(0V) 또는 양 전압(Vb)을 인가하는 조치를 취한다.
이 경우, 반도체 기판(11) 측으로부터 각 셀들(MC)의 컨트롤 게이트 패턴(17) 방향으로는 강한 전계가 자연스럽게 형성될 수 있게 되며, 이렇게 형성된 강한 전계에 의해 각 저장 산화막 패턴(240)의 전위 우물에 갇혀 있던 전자들은 터널 산화막 패턴(260)을 F-N 터널링 하여, 반도체 기판(11) 측으로 신속하게 빠져나가게 되고, 결국, 각 셀들(MC)의 문턱전압은 낮아지게 된다.
한편, 상술한 바이어스 조건에 의해 일련의 소거 절차가 마무리된 상황에서, 각 셀들(MC) 중, 프로그램이 필요한 특정 선택 셀(mc)에 전자들을 채워 넣기 위한 일련의 프로그램 절차가 진행되면, 로직 회로, 예컨대, 공통 소오스 구동회로, 워드라인 구동회로(101), 비트라인 구동회로(102), 컨트롤 게이트 구동회로(103) 측에서는 해당 선택 셀(mc)의 워드라인(WL2)에 양 전압, 프로그램이 필요하지 비 선택 셀들의 워드라인들(WL1,WL3,WL4)에 제 2 전압, 바람직하게, 접지전압(0V), 선택 셀(mc)의 비트라인(BL3)에 양 전압, 비 선택 셀들의 비트라인들(BL1,BL2,BL4)에 접지전압, 공통 라인 및 반도체 기판(11)에 접지전압, 컨트롤 게이트 구동라인들(CG1,CG2,CG3,CG4)에 양 전압을 인가하는 조치를 취한다.
이 상황에서, 각 선택 트랜지스터들(21) 중, 비트라인 전압이 인가되는 선택 트랜지스터(21)는 비트라인(BL3)에 연결된 모든 선택 트랜지스터들(21)이긴 하지만, 그들 중, 전압이 인가된 워드라인(WL2)에 연결되어 턴-온될 수 있는 선택 트랜지스터(21)는 오직, 프로그램이 필요한 선택 셀(mc)을 담당하는 선택 트랜지스터(21a)이기 때문에, 결국, 선택 셀(mc)만이 자신의 드레인 확산층(12) 및 컨트롤 게이트 패턴(17)으로 전압을 동시에 인가 받을 수 있게 되며, 그 여파로, 오직 선택 셀(mc)만이 자신의 드레인 확산층(12)으로부터 소오스 확산층(18)으로 전류를 흘릴 수 있게 되고, 결국, 일련의 핫 일렉트론 인젝션 효과에 의해 소정의 전자들을 자신의 저장 산화막 패턴(240)에 선택적으로 주입 받을 수 있게 된다.
이러한 프로그램 동작 시, 컨트롤 게이트 구동라인(CG1,CG2,CG3,CG4), 워드라인(WL2), 비트라인(BL3) 등에 인가되는 전압은 핫 일렉트론 인젝션 효과, 드레인 확산층의 브레이크다운(Break-down), 전류의 흐름율, 전자의 확산률 등이 두루 고려된 값으로 정해진다.
한편, 상술한 바이어스 조건에 의해 일련의 프로그램 절차가 마무리된 상황에서, 프로그램 된 특정 선택 셀(mc)의 프로그램 상태를 읽기 위한 일련의 리딩 절차(Reading step)가 진행되면, 로직 회로, 예컨대, 공통 소오스 구동회로, 워드라인 구동회로(101), 비트라인 구동회로(102), 컨트롤 게이트 구동회로(103) 측에서는 컨트롤 게이트 구동라인들(CG1,CG2,CG3,CG4)들에 기준전압, 선택 셀(mc)의 워드라인(WL2)에 양 전압, 비 선택 셀들의 워드라인들(WL1,WL3,WL4)에 접지전압, 선택 셀(mc)의 비트라인(BL3)에 양 전압, 비 선택 셀들의 비트라인들(BL1,BL2,BL4)에 접지전압, 공통 라인 및 반도체 기판(11)에 접지전압을 인가하는 조치를 취한다.
이 상황에서, 선택 셀(mc)은 만약, 자신이 소거된 상태(즉, 낮은 문턱전압을 보유한 상태) 이어서, 컨트롤 게이트 구동라인(CG2)에 인가된 기준전압 보다 낮은 문턱전압을 유지하고 있는 경우, 선택 트랜지스터(21a)의 턴-온에 의해 인가된 전 류를 소오스 확산층(18) 측으로 흘릴 수 있게 되지만, 만약, 자신이 프로그램 된 상태(즉, 높은 문턱전압을 보유한 상태) 이어서, 컨트롤 게이트 구동라인(CG2)에 인가된 기준전압 보다 높은 문턱전압을 유지하고 있는 경우, 선택 트랜지스터(21a)의 턴-온에 의해 인가된 전류를 소오스 확산층(18)으로 흘릴 수 없게 되며, 결국, 이러한 선택 셀(mc)의 전류흐름 메카니즘을 활용하여, 로직 회로 측에서는 선택 셀(mc)의 프로그램 상태, 소거 상태 등을 선택적으로 검출해낼 수 있게 된다.
이때, 본 발명에서는 선택 셀(mc)의 컨트롤 게이트 구동라인(CG1,CG2,CG3,CG4)에 인가되는 기준전압을 <각 셀들(MC)의 소거 문턱전압들 중, 가장 높은 소거 문턱전압>과, <각 셀들(MC)의 프로그램 문턱전압들 중, 가장 낮은 프로그램 문턱전압> 사이의 중간 정도 값으로 선정한다.
여기서, 만약, 선택 셀(mc)의 비트라인(BL3)에 인가되는 전압이 너무 높아질 경우, 선택 셀(mc)에서 불필요한 프로그램 동작이 진행될 위험성이 있기 때문에, 본 발명에서는 선택 셀(mc)의 비트라인(BL3)에 인가되는 전압의 높이를 적절히 낮추어 조절하는 조치를 강구한다.
결국, 앞서 언급한 소거 절차, 프로그램 절차, 리딩 절차 등을 통해, 본 발명의 체제 하에 놓인 각 로직 회로 측에서는 본 출원인이 기 제시한 비 휘발성 메모리 셀을 일련의 반도체 장치 레벨에서 멀티 비트 저장용도로 손쉽게 구동·운용할 수 있게 된다.
한편, 앞서 언급한 소거 절차에서, 저장 산화막 패턴(240)에 주입되어 있던 전자들은 반도체 기판(11) 방향으로 빼내어 졌지만, 해당 전자들은 본 발명의 다른 실시예에 따라, 소오스 확산층(18) 방향으로 빼내어 질 수도 있다.
이 경우, 앞의 도 3에 도시된 바와 같이, 로직 회로, 예컨대, 공통 소오스 구동회로, 워드라인 구동회로(101), 비트라인 구동회로(102), 컨트롤 게이트 구동회로(103) 측에서는 바람직하게, 비트라인들(BL1,BL2,BL3,BL4), 워드라인들(WL1,WL2,WL3,WL4) 및 반도체 기판(11)을 플로팅 시킨 상태로, 컨트롤 게이트 구동라인들(CG1,CG2,CG3,CG4)에 음 전압, 공통 라인에 접지전압(0V) 또는 양 전압(Vb)을 인가하는 조치를 취한다.
이 경우, 각 셀들(MC)의 소오스 확산층(18) 측으로부터 각 셀들(MC)의 컨트롤 게이트 패턴(17) 방향으로는 강한 전계가 자연스럽게 형성될 수 있게 되며, 이렇게 형성된 강한 전계에 의해 각 저장 산화막 패턴(240)의 전위 우물에 갇혀 있던 전자들은 터널 산화막 패턴(260)을 F-N 터널링 하여, 소오스 확산층(18) 측으로 신속하게 빠져나가게 되고, 결국, 각 셀들(MC)의 문턱전압은 낮아지게 된다.
한편, 도 4에 도시된 바와 같이, 본 발명의 다른 실시예 체제 하에서, 비 휘발성 메모리 셀들은 예컨대, 비트라인, 워드라인들을 구비하지 않은 상태에서도, 반도체 장치 레벨에서 현실적으로 구동·운용될 수 있다.
이 경우, 본 발명을 채용한 반도체 장치는 다수의 비 휘발성 메모리 셀들(MC)과, 이 비 휘발성 메모리 셀들(MC)을 선택적으로 구동시키기 위한 로직 회로, 예컨대, 소스라인 구동회로(104), 드레인 라인 구동회로(105), 선택 게이트 구동회로(106), 컨트롤 게이트 구동회로(103) 등이 조합된 구성을 취하게 된다.
물론, 이러한 각 비 휘발성 메모리 셀들(MC)은 앞의 도 1에 도시된 바와 같 이, 반도체 기판(11) 상부에 형성된 게이트 절연막 패턴(200) 및 이 게이트 절연막 패턴(200)의 상부에 형성된 콘트롤 게이트 패턴(17), 이 콘트롤 게이트 패턴(17)의 양쪽 측부에 형성된 소오스/드레인 확산층(18,12) 등이 조합된 구성을 취하게 된다. 이 경우, 게이트 절연막 패턴(200)은 터널 산화막 패턴(220), 저장 산화막 패턴(240), 블록 산화막 패턴(260) 등의 조합으로 이루어진다.
이때, 도 5에 도시된 바와 같이, 각 셀(MC)에 소속된 컨트롤 게이트 패턴들(17)은 터널 산화막 패턴(220), 저장 산화막 패턴(240), 블록 산화막 패턴(260) 등으로 이루어진 구조물들의 최상위에 형성된 상태로, 복수개의 컨트롤 게이트 구동라인들(CG1,CG2,CG3,CG4,CG5,CG6)에 각각 연결되는 구조를 취하게 되며, 제 1 불순물 확산층들, 예컨대, 소오스 확산층(18)들은 위 구조물들의 한쪽 측부에 형성된 상태로, 소스라인들(S1,S2,S3,S4)에 연결되는 구조를 취하게 되고, 제 2 불순물 확산층들, 예컨대, 드레인 확산층들(12)들은 위 구조물들의 다른 한쪽 측부에 형성된 상태로, 드레인 라인들(D1,D2,D3)에 연결되는 구조를 취하게 된다.
여기서, 도면에 도시된 바와 같이, 각 셀들(MC)의 일부에는 복수개의 선택 게이트 구동라인들(SG1,SG2,SG3,SG4)과 각각 연결된 상태로, 각 셀들(MC)의 제 1 불순물 확산층들, 예컨대, 소오스 확산층(18)의 일부와 전기적으로 연결되어, 각 셀들(MC)의 전류흐름 상태를 선택 게이트 구동라인들(SG1,SG2,SG3,SG4)에 인가되는 전압에 따라, 선택적으로 조절하는 선택 트랜지스터들(21)이 추가 배치된다.
이 상황에서, 각 셀들(MC)의 저장 산화막 패턴(240)들에 주입되어 있던 전자들을 예컨대, 반도체 기판(11) 방향으로 소거시키기 위한 일련의 소거 절차가 진행 되면, 로직 회로, 예컨대, 소스라인 구동회로(104), 드레인 라인 구동회로(105), 선택 게이트 구동회로(106), 컨트롤 게이트 구동회로(103) 측에서는 도 5에 도시된 바와 같이, 바람직하게, 선택 게이트 구동라인(SG1,SG2,SG3,SG4), 소스라인(S1,S2,S3,S4), 드레인 라인(D1,D2,D3)을 플로팅 시킨 상태로, 컨트롤 게이트 구동라인들(CG1,CG2,CG3,CG4,CG5,CG6)에 음 전압, 반도체 기판(11)에 제 1 전압, 바람직하게, 접지전압(0V) 또는 양 전압(Vb)을 인가하는 조치를 취한다.
이 경우, 반도체 기판(11) 측으로부터 각 셀들(MC)의 컨트롤 게이트 패턴(17) 방향으로는 강한 전계가 자연스럽게 형성될 수 있게 되며, 이렇게 형성된 강한 전계에 의해 각 저장 산화막 패턴(240)의 전위 우물에 갇혀 있던 전자들은 터널 산화막 패턴(260)을 F-N 터널링 하여, 반도체 기판(11) 측으로 신속하게 빠져나가게 되고, 결국, 각 셀들(MC)의 문턱전압은 낮아지게 된다.
한편, 상술한 바이어스 조건에 의해 일련의 소거 절차가 마무리된 상황에서, 각 셀들(MC) 중, 프로그램이 필요한 특정 선택 셀(mc)에 전자들을 채워 넣기 위한 일련의 프로그램 절차가 진행되면, 로직 회로, 예컨대, 소스라인 구동회로(104), 드레인 라인 구동회로(105), 선택 게이트 구동회로(106), 컨트롤 게이트 구동회로(103) 측에서는 비 휘발성 메모리 셀들(MC) 중, 프로그램이 필요한 선택 셀(mc)의 선택 게이트 구동라인(SG3)에 양 전압, 프로그램이 필요하지 않은 비 선택 셀들의 선택 게이트 구동라인(SG1,SG2, SG4)에 제 2 전압, 바람직하게, 접지전압(0V), 선택 셀의 드레인 라인(D2)에 양 전압, 선택 셀(mc)의 소스라인(S3)에 접지전압, 비 선택 셀의 일부 드레인 라인들(D1)에 양 전압, 비 선택 셀의 다른 일부 드레인 라인들(D3)에 접지전압, 비 선택 셀의 일부 소스라인(S1,S3)에 양 전압, 비 선택 셀의 다른 일부 소스라인(S4)에 접지전압, 선택 셀(mc)의 컨트롤 게이트 구동라인(CG4)에 양 전압, 비 선택 셀들의 컨트롤 게이트 구동라인(CG1,CG2,CG3,CG5,CG6)에 접지전압, 반도체 기판(11)에 접지전압을 인가하는 조치를 취한다.
이 상황에서, 각 셀들(MC) 중, 선택 게이트 구동라인(SG3)에 전압이 인가되어, 선택 게이트(22)가 턴-온된 셀들은 선택 게이트 구동라인(SG3)에 연결된 모든 셀들이긴 하지만, 그들 중, 양 전압이 인가된 컨트롤 게이트 구동라인(CG4)에 연결된 셀은 오직 프로그램이 필요한 선택 셀(mc) 뿐이기 때문에, 해당 선택 셀(mc)만이 선택 게이트(22a)와 연계되어, 단독으로 턴-온될 수 있게 된다.
이러한 선택 셀(mc)의 턴-온 상황에서, 해당 선택 셀(mc)의 드레인 라인(D2)에는 양 전압이 인가되어 있고, 소스라인(S3)에는 접지전압이 인가되어 있기 때문에, 해당 선택 셀(mc)은 소오스 확산층(18) 및 드레인 확산층(12) 사이에서 일련의 전압차를 겪게되며, 그 결과, 일련의 핫 일렉트론 인젝션 효과에 의해 소오스 확산층(18)에 존재하는 소정의 전자들을 자신의 저장 산화막 패턴(240)에 선택적으로 주입 받을 수 있게 된다.
이러한 프로그램 동작 시, 컨트롤 게이트 구동라인(CG4), 선택 게이트 구동라인(SG3), 소스라인(S3), 드레인 라인(D2) 등에 인가되는 전압은 핫 일렉트론 인젝션 효과, 드레인 확산층의 브레이크다운(Break-down), 전류의 흐름율, 전자의 확산률 등이 두루 고려된 값으로 정해진다.
한편, 상술한 바이어스 조건에 의해 일련의 프로그램 절차가 마무리된 상황에서, 프로그램 된 특정 선택 셀(mc)의 프로그램 상태를 읽기 위한 일련의 리딩 절차가 진행되면, 로직 회로, 예컨대, 소스라인 구동회로(104), 드레인 라인 구동회로(105), 선택 게이트 구동회로(106), 컨트롤 게이트 구동회로(103) 측에서는 비 휘발성 메모리 셀들(MC) 중, 선택 셀(mc)의 선택 게이트 구동라인(SG3)에 양 전압, 프로그램이 필요하지 않은 비 선택 셀들의 선택 게이트 구동라인(SG1,SG2, SG4)에 접지전압(0V), 선택 셀의 드레인 라인(D2)에 양 전압, 선택 셀(mc)의 소스라인(S3)에 접지전압, 비 선택 셀의 일부 드레인 라인들(D1)에 양 전압, 비 선택 셀의 다른 일부 트레인 라인들(D3)에 접지전압, 비 선택 셀의 일부 소스라인(S1,S3)에 양 전압, 비 선택 셀의 다른 일부 소스라인(S4)에 접지전압, 선택 셀(mc)의 컨트롤 게이트 구동라인(CG4)에 기준전압, 비 선택 셀들의 컨트롤 게이트 구동라인(CG1,CG2,CG3,CG5,CG6)에 접지전압, 반도체 기판(11)에 접지전압을 인가하는 조치를 취한다.
이 상황에서, 선택 셀(mc)은 만약, 자신이 소거된 상태(즉, 낮은 문턱전압을 보유한 상태) 이어서, 컨트롤 게이트 구동라인(CG4)에 인가된 기준전압 보다 낮은 문턱전압을 유지하고 있는 경우, 드레인 라인(D2)에 인가된 전류를 드레인 확산층(12)으로부터 소오스 확산층(18) 측으로 흘릴 수 있게 되지만, 만약, 자신이 프로그램 된 상태(즉, 높은 문턱전압을 보유한 상태) 이어서, 컨트롤 게이트 구동라인(CG4)에 인가된 기준전압 보다 높은 문턱전압을 유지하고 있는 경우, 드레인 라인(D2)에 인가된 전류를 드레인 확산층(12)으로부터 소오스 확산층(18) 측으로 흘릴 수 없게 되며, 결국, 이러한 선택 셀(mc)의 전류흐름 메카니즘을 활용하여, 로직 회로 측에서는 선택 셀(mc)의 프로그램 상태, 소거 상태 등을 선택적으로 검출해낼 수 있게 된다.
이때, 본 발명에서는 선택 셀(mc)의 컨트롤 게이트 구동라인(CG4)에 인가되는 기준전압을 <각 셀들(MC)의 소거 문턱전압들 중, 가장 높은 소거 문턱전압>과, <각 셀들(MC)의 프로그램 문턱전압들 중, 가장 낮은 프로그램 문턱전압> 사이의 중간 정도 값으로 선정한다.
여기서, 만약, 선택 셀(mc)의 드레인 라인(D2)에 인가되는 전압이 너무 높아질 경우, 선택 셀(mc)에서 불필요한 프로그램 동작이 진행될 위험성이 있기 때문에, 본 발명에서는 선택 셀(mc)의 드레인 라인(D2)에 인가되는 전압의 높이를 적절히 낮추어 조절하는 조치를 강구한다.
결국, 앞서 언급한 소거 절차, 프로그램 절차, 리딩 절차 등을 통해, 본 발명의 체제 하에 놓인 각 로직 회로 측에서는 본 출원인이 기 제시한 비 휘발성 메모리 셀을 비트라인, 워드라인들을 구비하지 않은 상태에서도, 반도체 장치 레벨에서 손쉽게 구동·운용할 수 있게 된다.
한편, 앞서 언급한 소거 절차에서, 저장 산화막 패턴(240)에 주입되어 있던 전자들은 반도체 기판(11) 방향으로 빼내어 졌지만, 해당 전자들은 본 발명의 다른 실시예에 따라, 드레인 확산층(12) 방향으로 빼내어 질 수도 있다.
이 경우, 앞의 도 5에 도시된 바와 같이, 로직 회로, 예컨대, 소스라인 구동회로(104), 드레인 라인 구동회로(105), 선택 게이트 구동회로(106), 컨트롤 게이 트 구동회로(103) 측에서는 바람직하게, 선택 게이트 구동라인(SG1,SG2,SG3,SG4), 소스라인(S1,S2,S3,S4), 반도체 기판(11)을 플로팅 시킨 상태로, 컨트롤 게이트 구동라인들(CG1,CG2,CG3,CG4,CG5,CG6)에 음 전압, 드레인 라인(D1,D2,D3)에 바람직하게, 접지전압(0V) 또는 양 전압(Vb)을 인가하는 조치를 취한다.
이 경우, 드레인 확산층(12) 측으로부터 각 셀들(MC)의 컨트롤 게이트 패턴(17) 방향으로는 강한 전계가 자연스럽게 형성될 수 있게 되며, 이렇게 형성된 강한 전계에 의해 각 저장 산화막 패턴(240)의 전위 우물에 갇혀 있던 전자들은 터널 산화막 패턴(260)을 F-N 터널링 하여, 드레인 확산층(12) 측으로 신속하게 빠져나가게 되고, 결국, 각 셀들(MC)의 문턱전압은 낮아지게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 본 출원인이 기 제시한 비 휘발성 메모리 셀에 필요한 일련의 소거 바이어스 조건, 프로그램 바이어스 조건, 리딩 바이어스 조건을 상세하게 제시하고, 이를 통해, 해당 비 휘발성 메모리 셀들이 반도체 장치 레벨에서 현실적으로 구동·운용될 수 있는 여건을 조성함으로써, 기존 비 휘발성 메모리 셀에 의해 발생되었던 각종 문제점들이 효과적으로 해결될 수 있도록 유도할 수 있게 된다. 앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
Claims (6)
- 반도체 기판 상에서, 터널 산화막 패턴, 저장 산화막 패턴, 블록 산화막 패턴을 적층 보유하는 구조물들의 최상위에 형성된 상태로, 복수개의 컨트롤 게이트 구동라인들에 각각 연결된 컨트롤 게이트 패턴들;상기 각 구조물들의 한쪽 측부에 형성된 상태로, 공통 라인에 연결된 제 1 불순물 확산층들;상기 각 구조물들의 다른 한쪽 측부에 형성된 제 2 불순물 확산층들을 갖는 비 휘발성 메모리 셀들과,복수개의 워드라인들 및 비트라인들과 각각 연결된 상태로, 상기 제 2 불순물 확산층들의 일부와 전기적으로 연결되어, 상기 비 휘발성 메모리 셀들의 구동상태를 상기 워드라인들 및 비트라인들에 인가되는 전압에 따라 선택적으로 조절하는 선택 트랜지스터들이 배치된 상황에서,상기 워드라인들, 비트라인들 및 공통 라인을 플로팅 시킨 상태로, 상기 컨트롤 게이트 구동라인들에 음 전압, 상기 반도체 기판에 제 1 전압을 인가하여, 상기 저장 산화막 패턴에 주입되어 있던 전자들을 상기 반도체 기판 방향으로 소거하는 단계;상기 비 휘발성 메모리 셀들 중, 프로그램이 필요한 선택 셀의 워드라인에 양 전압, 프로그램이 필요하지 않은 비 선택 셀들의 워드라인들에 제 2 전압, 상기 선택 셀의 비트라인에 양 전압, 상기 비 선택 셀들의 비트라인들에 제 2 전압, 상기 공통 라인 및 반도체 기판에 제 2 전압, 상기 컨트롤 게이트 구동라인들에 양 전압을 인가하여, 상기 선택 셀에 소속된 저장 산화막 패턴 측으로, 전자들을 프로그램 하는 단계;상기 컨트롤 게이트 구동라인들에 기준전압, 상기 선택 셀의 워드라인에 양 전압, 상기 비 선택 셀들의 워드라인들에 제 2 전압, 상기 선택 셀의 비트라인에 양 전압, 상기 비 선택 셀들의 비트라인들에 제 2 전압, 상기 공통 라인 및 반도체 기판에 제 2 전압을 인가하여, 상기 선택 셀의 프로그램 상태를 읽는 단계를 포함하는 것을 특징으로 하는 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법.
- 터널 산화막 패턴, 저장 산화막 패턴, 블록 산화막 패턴을 적층 보유하는 구조물들의 최상위에 형성된 상태로, 복수개의 컨트롤 게이트 구동라인들에 각각 연결된 컨트롤 게이트 패턴들;상기 각 구조물들의 한쪽 측부에 형성된 상태로, 공통 라인에 연결된 제 1 불순물 확산층들;상기 각 구조물들의 다른 한쪽 측부에 형성된 제 2 불순물 확산층들을 갖는 비 휘발성 메모리 셀들과,복수개의 워드라인들 및 비트라인들과 각각 연결된 상태로, 상기 제 2 불순물 확산층들의 일부와 전기적으로 연결되어, 상기 비 휘발성 메모리 셀들의 구동상태를 상기 워드라인들 및 비트라인들에 인가되는 전압에 따라 선택적으로 조절하는 선택 트랜지스터들이 배치된 상황에서,상기 워드라인들, 비트라인들 및 반도체 기판을 플로팅 시킨 상태로, 상기 컨트롤 게이트 구동라인들에 음 전압, 상기 공통 라인에 제 1 전압을 인가하여, 상기 저장 산화막 패턴들에 주입되어 있던 전자들을 상기 제 1 불순물 확산층 방향으로 소거하는 단계;상기 비 휘발성 메모리 셀들 중, 프로그램이 필요한 선택 셀의 워드라인에 양 전압, 프로그램이 필요하지 비 선택 셀들의 워드라인들에 제 2 전압, 상기 선택 셀의 비트라인에 양 전압, 상기 비 선택 셀들의 비트라인들에 제 2 전압, 상기 공통 라인 및 반도체 기판에 제 2 전압, 상기 컨트롤 게이트 구동라인들에 양 전압을 인가하여, 상기 선택 셀에 소속된 플로팅 게이트 패턴 측으로, 전자들을 프로그램 하는 단계;상기 컨트롤 게이트 구동라인들에 기준전압, 상기 선택 셀의 워드라인에 양 전압, 상기 비 선택 셀들의 워드라인들에 제 2 전압, 상기 선택 셀의 비트라인에 양 전압, 상기 비 선택 셀들의 비트라인들에 제 2 전압, 상기 공통 라인 및 반도체 기판에 제 2 전압을 인가하여, 상기 선택 셀의 프로그램 상태를 읽는 단계를 포함하는 것을 특징으로 하는 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법.
- 반도체 기판 상에서, 터널 산화막 패턴, 저장 산화막 패턴, 블록 산화막 패턴을 적층 보유하는 구조물들의 최상위에 형성된 상태로, 복수개의 컨트롤 게이트 구동라인들에 각각 연결된 컨트롤 게이트 패턴들;상기 각 구조물들의 한쪽 측부에 형성된 상태로, 복수개의 소스 라인들에 연 결된 제 1 불순물 확산층들;상기 각 구조물들의 다른 한쪽 측부에 형성된 상태로 복수개의 드레인 라인들에 연결된 제 2 불순물 확산층들을 갖는 비 휘발성 메모리 셀들과,복수개의 선택 게이트 구동라인들에 연결된 상태로, 상기 제 1 불순물 확산층들과 전기적으로 연결되어, 상기 비 휘발성 메모리 셀들의 구동상태를 상기 선택 게이트 구동라인에 인가되는 전압에 따라 선택적으로 조절하는 선택 게이트들이 배치된 상황에서,상기 선택 게이트 구동라인, 소스라인, 드레인 라인을 플로팅 시킨 상태로, 상기 컨트롤 게이트 구동라인들에 음 전압, 상기 반도체 기판에 제 1 전압을 인가하여, 상기 저장 산화막 패턴에 주입되어 있던 전자들을 상기 반도체 기판 방향으로 소거하는 단계;상기 비 휘발성 메모리 셀들 중, 프로그램이 필요한 선택 셀의 선택 게이트 구동라인에 양 전압, 프로그램이 필요하지 않은 비 선택 셀들의 선택 게이트 구동라인에 제 2 전압, 상기 선택 셀의 드레인 라인에 양 전압, 상기 선택 셀의 소스라인에 제 2 전압, 상기 선택 셀의 컨트롤 게이트 구동라인에 양 전압, 상기 비 선택 셀들의 컨트롤 게이트 구동라인에 제 2 전압, 상기 반도체 기판에 제 2 전압을 인가하여, 상기 선택 셀에 소속된 저장 산화막 패턴 측으로, 전자들을 프로그램 하는 단계;상기 선택 셀의 선택 게이트 구동라인에 양 전압, 비 선택 셀들의 선택 게이트 구동라인에 제 2 전압, 상기 선택 셀의 드레인 라인에 양 전압, 상기 선택 셀의 소스라인에 제 2 전압, 상기 선택 셀의 컨트롤 게이트 구동라인에 기준전압, 상기 비 선택 셀들의 컨트롤 게이트 구동라인에 제 2 전압, 상기 반도체 기판에 제 2 전압을 인가하여, 상기 선택 셀의 프로그램 상태를 읽는 단계를 포함하는 것을 특징으로 하는 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법.
- 반도체 기판 상에서, 터널 산화막 패턴, 저장 산화막 패턴, 블록 산화막 패턴을 적층 보유하는 구조물들의 최상위에 형성된 상태로, 복수개의 컨트롤 게이트 구동라인들에 각각 연결된 컨트롤 게이트 패턴들;상기 각 구조물들의 한쪽 측부에 형성된 상태로, 복수개의 소스 라인들에 연결된 제 1 불순물 확산층들;상기 각 구조물들의 다른 한쪽 측부에 형성된 상태로 복수개의 드레인 라인들에 연결된 제 2 불순물 확산층들을 갖는 비 휘발성 메모리 셀들과,복수개의 선택 게이트 구동라인들에 연결된 상태로, 상기 제 1 불순물 확산층들과 전기적으로 연결되어, 상기 비 휘발성 메모리 셀들의 구동상태를 상기 선택 게이트 구동라인에 인가되는 전압에 따라 선택적으로 조절하는 선택 게이트들이 배치된 상황에서,상기 선택 게이트 구동라인, 소스라인, 반도체 기판을 플로팅 시킨 상태로, 상기 컨트롤 게이트 구동라인들에 음 전압, 상기 드레인 라인들에 제 1 전압을 인가하여, 상기 저장 산화막 패턴에 주입되어 있던 전자들을 상기 제 2 불순물 확산층 방향으로 소거하는 단계;상기 비 휘발성 메모리 셀들 중, 프로그램이 필요한 선택 셀의 선택 게이트 구동라인에 양 전압, 프로그램이 필요하지 않은 비 선택 셀들의 선택 게이트 구동라인에 제 2 전압, 상기 선택 셀의 드레인 라인에 양 전압, 상기 선택 셀의 소스라인에 제 2 전압, 상기 선택 셀의 컨트롤 게이트 구동라인에 양 전압, 상기 비 선택 셀들의 컨트롤 게이트 구동라인에 제 2 전압, 상기 반도체 기판에 제 2 전압을 인가하여, 상기 선택 셀에 소속된 저장 산화막 패턴 측으로, 전자들을 프로그램 하는 단계;상기 선택 셀의 선택 게이트 구동라인에 양 전압, 비 선택 셀들의 선택 게이트 구동라인에 제 2 전압, 상기 선택 셀의 드레인 라인에 양 전압, 상기 선택 셀의 소스라인에 제 2 전압, 상기 선택 셀의 컨트롤 게이트 구동라인에 기준전압, 상기 비 선택 셀들의 컨트롤 게이트 구동라인에 제 2 전압, 상기 반도체 기판에 제 2 전압을 인가하여, 상기 선택 셀의 프로그램 상태를 읽는 단계를 포함하는 것을 특징으로 하는 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제 1 전압은 접지전압 또는 양 전압인 것을 특징으로 하는 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제 2 전압은 접지전압인 것을 특징으로 하는 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법.
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| KR1020030101945A KR100585034B1 (ko) | 2003-12-31 | 2003-12-31 | 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법 |
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| KR1020030101945A KR100585034B1 (ko) | 2003-12-31 | 2003-12-31 | 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20050071096A KR20050071096A (ko) | 2005-07-07 |
| KR100585034B1 true KR100585034B1 (ko) | 2006-06-01 |
Family
ID=37261080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020030101945A KR100585034B1 (ko) | 2003-12-31 | 2003-12-31 | 비 휘발성 메모리 셀을 구비한 반도체 장치의 구동방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100585034B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585038B1 (ko) * | 2003-12-31 | 2006-06-01 | 동부일렉트로닉스 주식회사 | 비 휘발성 메모리 셀을 구비한 반도체 장치의구동방법 |
-
2003
- 2003-12-31 KR KR1020030101945A patent/KR100585034B1/ko not_active IP Right Cessation
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|---|---|
| KR20050071096A (ko) | 2005-07-07 |
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