JP2860788B2 - 非揮発性メモリ素子及びその製造方法 - Google Patents
非揮発性メモリ素子及びその製造方法Info
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- JP2860788B2 JP2860788B2 JP9208890A JP20889097A JP2860788B2 JP 2860788 B2 JP2860788 B2 JP 2860788B2 JP 9208890 A JP9208890 A JP 9208890A JP 20889097 A JP20889097 A JP 20889097A JP 2860788 B2 JP2860788 B2 JP 2860788B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【発明が属する技術分野】本発明は、非揮発性メモリ素
子に関するもので、特に半導体基板の側面をチャネル領
域に使ってトランジスタのチャネル長さを十分に確保で
きるようにして、過剰消去時の漏洩電流の流れを防止で
きるようにした非揮発性メモリ素子及びその製造方法に
関するものである。
子に関するもので、特に半導体基板の側面をチャネル領
域に使ってトランジスタのチャネル長さを十分に確保で
きるようにして、過剰消去時の漏洩電流の流れを防止で
きるようにした非揮発性メモリ素子及びその製造方法に
関するものである。
【０００２】
【従来の技術】一般に、非揮発性メモリ素子における従
来のフラッシュＥＥＰＲＯＭセルは、ＥＴＯＸ（Eprom
Tunnel Oxide）構造と分離型ゲート（Split-gate）構造
を挙げることができる。従来のフラッシュＥＥＰＲＯＭ
セルのＥＴＯＸ構造は、図１に示すように、半導体基板
１上に浮遊ゲート絶縁膜２を形成し、その上に浮遊ゲー
ト３と、制御ゲート絶縁膜４と、制御ゲート５とを順次
形成させてある。半導体基板１の制御ゲートの両側の部
分にはソース領域６とドレイン領域７とを形成させてあ
る。
来のフラッシュＥＥＰＲＯＭセルは、ＥＴＯＸ（Eprom
Tunnel Oxide）構造と分離型ゲート（Split-gate）構造
を挙げることができる。従来のフラッシュＥＥＰＲＯＭ
セルのＥＴＯＸ構造は、図１に示すように、半導体基板
１上に浮遊ゲート絶縁膜２を形成し、その上に浮遊ゲー
ト３と、制御ゲート絶縁膜４と、制御ゲート５とを順次
形成させてある。半導体基板１の制御ゲートの両側の部
分にはソース領域６とドレイン領域７とを形成させてあ
る。
【０００３】このＥＥＰＲＯＭセルの書き込みと消去動
作を簡略に説明すれば、下記の通りである。まず、図示
しなかったが、書き込みの動作時には、メモリセルとし
ての制御トランジスタのソース６を接地させ、制御ゲー
ト５とドレイン７にはそれぞれ１２Ｖと７Ｖの電圧を印
加する。そうすると、チャネル領域にあったホットキャ
リアが浮遊ゲート３内に蓄積されてデータが格納され
る。一方、データの消去動作時には、制御ゲート５を接
地させ、ドレイン７をオープンにした状態でソース６に
１２Ｖの電圧を印加して浮遊ゲート３に蓄積された電荷
を消去させるか、或いは制御ゲート５に負（−）電圧を
印加して浮遊ゲート３に蓄積された電荷を消去させる。
しかし、上記のような従来のＥＴＯＸ構造のフラッシュ
ＥＥＰＲＯＭセルにおいては、電荷の過剰消去が発生す
ると、浮遊ゲートにある正電荷（＋）により浮遊ゲート
のチャネルが形成され、ソースから拡散されるか、或い
はソースの近傍の空乏領域で生成された電子が容易にド
レインに移動して漏洩電流が発生するようになる。この
点から、過剰消去時にソースとドレインとの間の漏洩電
流が増加することを防止するために分離型ゲート構造の
フラッシュメモリセルが提案された。
作を簡略に説明すれば、下記の通りである。まず、図示
しなかったが、書き込みの動作時には、メモリセルとし
ての制御トランジスタのソース６を接地させ、制御ゲー
ト５とドレイン７にはそれぞれ１２Ｖと７Ｖの電圧を印
加する。そうすると、チャネル領域にあったホットキャ
リアが浮遊ゲート３内に蓄積されてデータが格納され
る。一方、データの消去動作時には、制御ゲート５を接
地させ、ドレイン７をオープンにした状態でソース６に
１２Ｖの電圧を印加して浮遊ゲート３に蓄積された電荷
を消去させるか、或いは制御ゲート５に負（−）電圧を
印加して浮遊ゲート３に蓄積された電荷を消去させる。
しかし、上記のような従来のＥＴＯＸ構造のフラッシュ
ＥＥＰＲＯＭセルにおいては、電荷の過剰消去が発生す
ると、浮遊ゲートにある正電荷（＋）により浮遊ゲート
のチャネルが形成され、ソースから拡散されるか、或い
はソースの近傍の空乏領域で生成された電子が容易にド
レインに移動して漏洩電流が発生するようになる。この
点から、過剰消去時にソースとドレインとの間の漏洩電
流が増加することを防止するために分離型ゲート構造の
フラッシュメモリセルが提案された。
【０００４】従来の分離型ゲート構造のフラッシュＥＥ
ＰＲＯＭセルを簡略に説明すれば、下記の通りである。
図２は、従来の分離ゲート型構造の非揮発性メモリ素子
（即ち、ＥＥＰＲＯＭセル）の断面図である。この分離
型ゲート構造のフラッシュＥＥＰＲＯＭセルは、図２に
示すように、半導体基板１１上に浮遊ゲート絶縁膜１２
を形成させ、その上に浮遊ゲート１３を形成させる。浮
遊ゲート１３の上と浮遊ゲート絶縁膜１２上に制御ゲー
ト絶縁膜１４を形成させる。その上に制御ゲート１５を
形成させるが、その制御ゲートは図示のように、浮遊ゲ
ートの上側から浮遊ゲートの一方の側面に沿い、かつ基
板の上にまで延びるように形成されている。さらに、基
板にはこの制御ゲートの両側にソース領域１６と、ドレ
イン領域１７とが形成されている。
ＰＲＯＭセルを簡略に説明すれば、下記の通りである。
図２は、従来の分離ゲート型構造の非揮発性メモリ素子
（即ち、ＥＥＰＲＯＭセル）の断面図である。この分離
型ゲート構造のフラッシュＥＥＰＲＯＭセルは、図２に
示すように、半導体基板１１上に浮遊ゲート絶縁膜１２
を形成させ、その上に浮遊ゲート１３を形成させる。浮
遊ゲート１３の上と浮遊ゲート絶縁膜１２上に制御ゲー
ト絶縁膜１４を形成させる。その上に制御ゲート１５を
形成させるが、その制御ゲートは図示のように、浮遊ゲ
ートの上側から浮遊ゲートの一方の側面に沿い、かつ基
板の上にまで延びるように形成されている。さらに、基
板にはこの制御ゲートの両側にソース領域１６と、ドレ
イン領域１７とが形成されている。
【０００５】上記の構成から成る従来の分離型ゲート構
造のフラッシュメモリセルの書き込みと消去動作は上記
で触れた従来のＥＴＯＸ構造のフラッシュメモリセルと
同一である。上記のような従来の分離型ゲート構造のフ
ラッシュメモリセルにおいては、ＥＴＯＸ構造のフラッ
シュメモリセルに比べて選択ゲートのチャネル長さが長
くなるため、浮遊ゲートの電荷が、過剰消去時にソース
とドレインとの間に漏洩電流として流れるのを妨げられ
る。しかし、従来の分離型ゲート構造のフラッシュＥＥ
ＰＲＯＭセルにおいては、メモリセルが高集積化される
と選択ゲートのチャネルの長さが短くなってくるため、
ドレインとソースとの間のパンチ・スルー現象による漏
洩電流の発生が増加する。即ち、従来のフラッシュＥＥ
ＰＲＯＭセルにおいては、ＥＥＰＲＯＭセルが高集積化
されることにより選択ゲートのチャネルの長さが短くな
るため、過剰消去時に、図３のように、浮遊ゲート１３
の正電荷により浮遊ゲートチャネルが形成され、ソース
１６から拡散されるか、ソースの近傍の空乏領域で生成
された電子が容易にドレイン１７の方に移動するように
なり、漏洩電流が増加することになる。又、従来のフラ
ッシュＥＥＰＲＯＭセルにおいては、選択トランジスタ
と制御トランジスタが半導体基板の同一平面上に形成さ
れているため、トランジスタの面積が増加し、高集積素
子の制作に適しない。
造のフラッシュメモリセルの書き込みと消去動作は上記
で触れた従来のＥＴＯＸ構造のフラッシュメモリセルと
同一である。上記のような従来の分離型ゲート構造のフ
ラッシュメモリセルにおいては、ＥＴＯＸ構造のフラッ
シュメモリセルに比べて選択ゲートのチャネル長さが長
くなるため、浮遊ゲートの電荷が、過剰消去時にソース
とドレインとの間に漏洩電流として流れるのを妨げられ
る。しかし、従来の分離型ゲート構造のフラッシュＥＥ
ＰＲＯＭセルにおいては、メモリセルが高集積化される
と選択ゲートのチャネルの長さが短くなってくるため、
ドレインとソースとの間のパンチ・スルー現象による漏
洩電流の発生が増加する。即ち、従来のフラッシュＥＥ
ＰＲＯＭセルにおいては、ＥＥＰＲＯＭセルが高集積化
されることにより選択ゲートのチャネルの長さが短くな
るため、過剰消去時に、図３のように、浮遊ゲート１３
の正電荷により浮遊ゲートチャネルが形成され、ソース
１６から拡散されるか、ソースの近傍の空乏領域で生成
された電子が容易にドレイン１７の方に移動するように
なり、漏洩電流が増加することになる。又、従来のフラ
ッシュＥＥＰＲＯＭセルにおいては、選択トランジスタ
と制御トランジスタが半導体基板の同一平面上に形成さ
れているため、トランジスタの面積が増加し、高集積素
子の制作に適しない。
【０００６】
【発明が解決しようと課題】本発明は、上記の問題点を
解決するために案出されたもので、過剰消去時の漏洩電
流を効果的に遮断できる非揮発性メモリ素子及びその製
造方法を提供することが目的である。本発明の他の目的
は、同一平面上に占めるトランジスタの面積を減少させ
ることにより高集積素子に適する非揮発性メモリ素子及
びその製造方法を提供することにある。
解決するために案出されたもので、過剰消去時の漏洩電
流を効果的に遮断できる非揮発性メモリ素子及びその製
造方法を提供することが目的である。本発明の他の目的
は、同一平面上に占めるトランジスタの面積を減少させ
ることにより高集積素子に適する非揮発性メモリ素子及
びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、基板にトレン
チを形成させ、そのトレンチの底面と一方の側壁に沿っ
てチャネル領域を形成させるとともに、そのトレンチの
間の部分をチャネルに用いて立体的な構造とし、トラン
ジスタのチャネルの長さを十分に確保できるようにした
ことを特徴とするものである。
チを形成させ、そのトレンチの底面と一方の側壁に沿っ
てチャネル領域を形成させるとともに、そのトレンチの
間の部分をチャネルに用いて立体的な構造とし、トラン
ジスタのチャネルの長さを十分に確保できるようにした
ことを特徴とするものである。
【０００８】
【発明の実施の形態】本発明を添付図面を参照して詳細
に説明する。図４は、本発明の一実施形態による非揮発
性メモリ素子の断面図である。この非揮発性メモリ素子
は、ｐ型半導体基板２１に一定の間隔で一方の方向に並
んで多数のトレンチ２５が形成されている。そのトレン
チが形成されて残ったトレンチの底面から突出した状態
となっている部分の表面にトンネル絶縁膜となる浮遊ゲ
ート絶縁膜２２とその上に浮遊ゲート２３ａが形成され
ている。浮遊ゲート２３ａが形成された前記基板２１の
上に層間絶縁膜となる制御ゲート絶縁膜２９と制御ゲー
ト３０とが形成される。基板の表面部分のトレンチの底
面部ならびにそのトレンチの一方の側面に沿って不純物
領域２８が形成されている。トランジスタのチャネルは
トレンチと隣のトレンチとの間に残された基板の部分で
ある。
に説明する。図４は、本発明の一実施形態による非揮発
性メモリ素子の断面図である。この非揮発性メモリ素子
は、ｐ型半導体基板２１に一定の間隔で一方の方向に並
んで多数のトレンチ２５が形成されている。そのトレン
チが形成されて残ったトレンチの底面から突出した状態
となっている部分の表面にトンネル絶縁膜となる浮遊ゲ
ート絶縁膜２２とその上に浮遊ゲート２３ａが形成され
ている。浮遊ゲート２３ａが形成された前記基板２１の
上に層間絶縁膜となる制御ゲート絶縁膜２９と制御ゲー
ト３０とが形成される。基板の表面部分のトレンチの底
面部ならびにそのトレンチの一方の側面に沿って不純物
領域２８が形成されている。トランジスタのチャネルは
トレンチと隣のトレンチとの間に残された基板の部分で
ある。
【０００９】上記の構成の非揮発性メモリ素子の製造方
法を、添付図面を参照して、詳細に説明する。図５〜７
は、本発明による非揮発性メモリ素子の工程断面図であ
る。まず、図５（ａ）に示すように、Ｐ型の半導体基板
２１の上に絶縁層（例えば、酸化膜）を堆積して浮遊ゲ
ート絶縁膜２２を形成する。次いで、前記浮遊ゲート絶
縁膜２２上に多結晶シリコン層２３と犠牲膜（例えば、
ＣＶＤ酸化膜）２４とを連続的に堆積する。次に、図５
（ｂ）に示すように、写真エッチング工程により前記犠
牲膜２４と多結晶シリコン層２３を選択的に除去して犠
牲膜パターン２４ａと浮遊ゲート２３ａを形成する。そ
の後、図５（ｃ）に示すように、前記犠牲膜パターン２
４ａをマスクとして、前記浮遊ゲート絶縁膜２２と半導
体基板２１を選択的に除去して前記半導体基板２１上に
トレンチ２５を形成する。このトレンチ２５とトレンチ
２５との間の基板をトランジスタのチャネル領域として
使用する。トレンチ２５によってチャネル領域が立体構
造とされ、チャネル長さが長くなる。次いで、図面には
図示しなかったが、犠牲膜パターン２４ａと、浮遊ゲー
ト２３ａと浮遊ゲート絶縁膜２２、及びトレンチ２５を
含んだ半導体基板２１上に第２絶縁膜を堆積する。この
第２絶縁膜は前記犠牲膜として使用する絶縁物質よりエ
ッチングスピードの速い絶縁物質（例えば、ＢＰＳＧ）
を使用する。
法を、添付図面を参照して、詳細に説明する。図５〜７
は、本発明による非揮発性メモリ素子の工程断面図であ
る。まず、図５（ａ）に示すように、Ｐ型の半導体基板
２１の上に絶縁層（例えば、酸化膜）を堆積して浮遊ゲ
ート絶縁膜２２を形成する。次いで、前記浮遊ゲート絶
縁膜２２上に多結晶シリコン層２３と犠牲膜（例えば、
ＣＶＤ酸化膜）２４とを連続的に堆積する。次に、図５
（ｂ）に示すように、写真エッチング工程により前記犠
牲膜２４と多結晶シリコン層２３を選択的に除去して犠
牲膜パターン２４ａと浮遊ゲート２３ａを形成する。そ
の後、図５（ｃ）に示すように、前記犠牲膜パターン２
４ａをマスクとして、前記浮遊ゲート絶縁膜２２と半導
体基板２１を選択的に除去して前記半導体基板２１上に
トレンチ２５を形成する。このトレンチ２５とトレンチ
２５との間の基板をトランジスタのチャネル領域として
使用する。トレンチ２５によってチャネル領域が立体構
造とされ、チャネル長さが長くなる。次いで、図面には
図示しなかったが、犠牲膜パターン２４ａと、浮遊ゲー
ト２３ａと浮遊ゲート絶縁膜２２、及びトレンチ２５を
含んだ半導体基板２１上に第２絶縁膜を堆積する。この
第２絶縁膜は前記犠牲膜として使用する絶縁物質よりエ
ッチングスピードの速い絶縁物質（例えば、ＢＰＳＧ）
を使用する。
【００１０】次いで、図６（ｄ）に示すように、乾式エ
ッチング法で前記犠牲膜パターン２４ａ、浮遊ゲート２
３ａ、及び浮遊ゲート絶縁膜２２、トレンチ２５の各両
側面にのみ残るように前記第２絶縁膜を異方性エッチン
グして側壁スペーサ２６、２６ａを形成する。次いで、
側壁スペーサ２６、２６ａと犠牲膜パターン２４ａを含
んだ半導体基板２１上に感光膜２７を塗布して、図６
（ｅ）に示すように、露光及び現象工程により犠牲膜パ
ターン２４ａのほぼ中央部から一方の側壁スペーサ２６
を覆って半導体基板２１の一部分にかかるように前記感
光膜２７を選択的に除去する。従って、他方の側壁スペ
ーサ２６ａの側には感光膜が残らないようにする。次い
で、図６（ｆ）に示すように、湿式エッチング工程で前
記露出された部分、すなわち前記感光膜２７の覆われて
ない側壁スペーサ２６ａを除去し、その後残っている前
記感光膜２７を除去する。このとき、前記側壁スペーサ
２６ａは、前記犠牲膜パターン２４ａよりエッチングス
ピードが速いので、側壁スペーサ２６ａがエッチングさ
れた後にも所定の厚さの犠牲膜パターン２４ａは残留す
る。又、前記側壁スペーサ２６ａのエッチング方法とし
ては、前記湿式エッチング法の代わりに乾式エッチング
法を使用できる。
ッチング法で前記犠牲膜パターン２４ａ、浮遊ゲート２
３ａ、及び浮遊ゲート絶縁膜２２、トレンチ２５の各両
側面にのみ残るように前記第２絶縁膜を異方性エッチン
グして側壁スペーサ２６、２６ａを形成する。次いで、
側壁スペーサ２６、２６ａと犠牲膜パターン２４ａを含
んだ半導体基板２１上に感光膜２７を塗布して、図６
（ｅ）に示すように、露光及び現象工程により犠牲膜パ
ターン２４ａのほぼ中央部から一方の側壁スペーサ２６
を覆って半導体基板２１の一部分にかかるように前記感
光膜２７を選択的に除去する。従って、他方の側壁スペ
ーサ２６ａの側には感光膜が残らないようにする。次い
で、図６（ｆ）に示すように、湿式エッチング工程で前
記露出された部分、すなわち前記感光膜２７の覆われて
ない側壁スペーサ２６ａを除去し、その後残っている前
記感光膜２７を除去する。このとき、前記側壁スペーサ
２６ａは、前記犠牲膜パターン２４ａよりエッチングス
ピードが速いので、側壁スペーサ２６ａがエッチングさ
れた後にも所定の厚さの犠牲膜パターン２４ａは残留す
る。又、前記側壁スペーサ２６ａのエッチング方法とし
ては、前記湿式エッチング法の代わりに乾式エッチング
法を使用できる。
【００１１】次いで、図７（ｇ）に示すように、前記犠
牲膜パターン２４ａと側壁スペーサ２６をマスクとして
前記半導体基板２１に高濃度のｎ型（ｎ+ ）不純物イオ
ンを注入する。このイオン注入は、トレンチ２５の側壁
で覆われずに露出されている側壁までイオン注入され得
るように大きい傾斜角度（３０−６０°）で行われる。
このようにして、図７（ｇ）に示すように、半導体基板
２１のトレンチの底面から一方の側面にまで延びる範囲
に広がる不純物領域２８が形成される。次いで、前記図
７（ｈ）に示すように、前記犠牲膜パターン２４ａと側
壁スペーサ２６を湿式エッチング法、又は乾式エッチン
グ法で除去する。最後に、図７（ｉ）に示すように、前
記浮遊ゲート２３ａと、前記浮遊ゲート絶縁膜２２、及
びトレンチ２５を含んだ半導体基板２１上に制御ゲート
絶縁膜（例えば、酸化膜）２９を形成する。次いで、前
記制御ゲート絶縁膜２９上に多結晶シリコンを堆積して
制御ゲート３０を形成する。
牲膜パターン２４ａと側壁スペーサ２６をマスクとして
前記半導体基板２１に高濃度のｎ型（ｎ+ ）不純物イオ
ンを注入する。このイオン注入は、トレンチ２５の側壁
で覆われずに露出されている側壁までイオン注入され得
るように大きい傾斜角度（３０−６０°）で行われる。
このようにして、図７（ｇ）に示すように、半導体基板
２１のトレンチの底面から一方の側面にまで延びる範囲
に広がる不純物領域２８が形成される。次いで、前記図
７（ｈ）に示すように、前記犠牲膜パターン２４ａと側
壁スペーサ２６を湿式エッチング法、又は乾式エッチン
グ法で除去する。最後に、図７（ｉ）に示すように、前
記浮遊ゲート２３ａと、前記浮遊ゲート絶縁膜２２、及
びトレンチ２５を含んだ半導体基板２１上に制御ゲート
絶縁膜（例えば、酸化膜）２９を形成する。次いで、前
記制御ゲート絶縁膜２９上に多結晶シリコンを堆積して
制御ゲート３０を形成する。
【００１２】
【発明の効果】上記のように、本発明による非揮発性メ
モリ素子においては、次のような特徴がある。本発明に
よる非揮発性メモリ素子は、半導体基板の所定部分をエ
ッチングしてトレンチを形成させ、そのトレンチとトレ
ンチとの間に残された基板の部分をチャネル領域に使用
するので、トランジスタの充分なチャネルの長さを確保
でき、過剰消去時の漏洩電流を減少させることができ
る。又、本発明による非揮発性メモリ素子においては、
トレンチの間の突出した部分をチャネル領域に使用する
ので、立体化され半導体基板の同一平面上でのトランジ
スタが占める面積が減少する。従って素子の高集積化に
適する。そして、本発明による非揮発性メモリ素子にお
いては、制御ゲートが浮遊ゲートを完全に囲むので、キ
ャパシタンスの有効面積が増加し、カップリング比（即
ち、制御ゲートの印加電圧と浮遊ゲートに誘起される電
圧の比）が増加し、プログラミング及び消去動作のスピ
ードが速くなる。
モリ素子においては、次のような特徴がある。本発明に
よる非揮発性メモリ素子は、半導体基板の所定部分をエ
ッチングしてトレンチを形成させ、そのトレンチとトレ
ンチとの間に残された基板の部分をチャネル領域に使用
するので、トランジスタの充分なチャネルの長さを確保
でき、過剰消去時の漏洩電流を減少させることができ
る。又、本発明による非揮発性メモリ素子においては、
トレンチの間の突出した部分をチャネル領域に使用する
ので、立体化され半導体基板の同一平面上でのトランジ
スタが占める面積が減少する。従って素子の高集積化に
適する。そして、本発明による非揮発性メモリ素子にお
いては、制御ゲートが浮遊ゲートを完全に囲むので、キ
ャパシタンスの有効面積が増加し、カップリング比（即
ち、制御ゲートの印加電圧と浮遊ゲートに誘起される電
圧の比）が増加し、プログラミング及び消去動作のスピ
ードが速くなる。
【図１】 従来の非揮発性メモリ素子の一例の断面図、
【図２】 従来の非揮発性メモリ素子の他の例の断面
図、
図、
【図３】 図２の非揮発性メモリ素子の書き込み動作に
て漏洩電流の流れを示す断面図、
て漏洩電流の流れを示す断面図、
【図４】 本発明の実施形態による非揮発性メモリ素子
の断面図、
の断面図、
【図５】 本実施形態の非揮発性メモリ素子の工程断面
図。
図。
【図６】 本実施形態の非揮発性メモリ素子の工程断面
図。
図。
【図７】 本実施形態の非揮発性メモリ素子の工程断面
図。
図。
２１ 半導体基板 ２２ 浮遊ゲート
絶縁膜 ２３ａ 浮遊ゲート ２４ａ 犠牲膜パ
ターン ２５ 突出部 ２６、２６ａ 側
壁スペーサ ２７ 感光膜 ２８、２８ａ 不
純物領域 ２９ 制御ゲート絶縁膜 ３０ 制御ゲート
絶縁膜 ２３ａ 浮遊ゲート ２４ａ 犠牲膜パ
ターン ２５ 突出部 ２６、２６ａ 側
壁スペーサ ２７ 感光膜 ２８、２８ａ 不
純物領域 ２９ 制御ゲート絶縁膜 ３０ 制御ゲート
フロントページの続き (56)参考文献 特開 平７−273225（ＪＰ，Ａ) 特開 平５−13770（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 半導体基板であって、隣接するトレンチ
の間に残された基板突出部分を有している前記半導体基
板と、 前記半導体基板の前記基板突出部分上に形成された浮遊
ゲート絶縁膜と、 この浮遊ゲート絶縁膜上に形成された 浮遊ゲートと、前記トレンチそれぞれの底面沿いの基板表面部分と、前
記浮遊ゲートとを覆って形成された制御ゲート絶縁膜
と、 この制御ゲート絶縁膜上に形成された 制御ゲートと、前記基板突出部分の一方の側において、前記隣接するト
レンチのうちの一方のトレンチの底面に沿って延び、且
つ、前記基板突出部分の前記一方の側の側面に沿って延
びている、一方の 不純物領域と、前記基板突出部分の他方の側において、前記隣接するト
レンチのうちの他方のトレンチの底面に沿って延びてい
るが、前記基板突出部分の前記他方の側の側面に沿って
延びていない、他方の、不純物領域と を備えていること
を特徴とする非揮発性メモリ素子。 - 【請求項２】 基板上に絶縁膜、導電体層、犠牲膜を順
次形成する工程、 浮遊ゲート領域を定め、その領域を除いて前記絶縁膜、
導電体層、犠牲膜を除去し、浮遊ゲートパターンおよび
犠牲膜パターンを形成する工程、 前記犠牲膜パターンをエッチングマスクとして用いて前
記絶縁膜と基板を選択的に除去してトレンチを形成する
工程、 前記浮遊ゲート、浮遊ゲート絶縁膜、犠牲膜パターンの
両側面及びトレンチの両側面に側壁スペーサを形成する
工程、 前記側壁スペーサの一方側のものを除去する工程、 前記基板のトレンチの底面と側面とに不純物イオンを注
入する工程、 前記犠牲膜パターンと残されていた側壁スペーサを除去
する工程、 前記浮遊ゲートと前記トレンチの側面を含んだ前記基板
上に制御ゲート絶縁膜とその上に制御ゲートをそれぞれ
形成する工程、 を備えることを特徴とする非揮発性メモリ素子の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960032735A KR100261191B1 (ko) | 1996-08-06 | 1996-08-06 | 비휘발성 메모리소자 및 제조방법 |
| KR32735/1996 | 1996-08-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079442A JPH1079442A (ja) | 1998-03-24 |
| JP2860788B2 true JP2860788B2 (ja) | 1999-02-24 |
Family
ID=19468912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9208890A Expired - Fee Related JP2860788B2 (ja) | 1996-08-06 | 1997-08-04 | 非揮発性メモリ素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6037221A (ja) |
| JP (1) | JP2860788B2 (ja) |
| KR (1) | KR100261191B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017795A (en) * | 1998-05-06 | 2000-01-25 | Taiwan Semiconductor Manufacturing Company | Method of fabricating buried source to shrink cell dimension and increase coupling ratio in split-gate flash |
| KR100493004B1 (ko) * | 1998-06-08 | 2006-04-21 | 삼성전자주식회사 | 프로그램및소거효율이개선된불휘발성메모리장치및그제조방법 |
| TW399332B (en) * | 1998-08-12 | 2000-07-21 | United Microelectronics Corp | The structure of flash memory cell and the manufacturing method thereof |
| US6713346B2 (en) | 1999-03-01 | 2004-03-30 | Micron Technology, Inc. | Methods of forming a line of flash memory cells |
| JP2001093996A (ja) * | 1999-09-27 | 2001-04-06 | Toshiba Corp | 半導体装置の製造方法 |
| JP4117998B2 (ja) * | 2000-03-30 | 2008-07-16 | シャープ株式会社 | 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法 |
| KR100345669B1 (ko) * | 2000-08-18 | 2002-07-24 | 주식회사 하이닉스반도체 | 트랜스퍼 트랜지스터 게이트 측벽에 비대칭 절연막스페이서를 구비하는 이미지 센서 및 그 제조 방법 |
| US6624022B1 (en) | 2000-08-29 | 2003-09-23 | Micron Technology, Inc. | Method of forming FLASH memory |
| US6894343B2 (en) * | 2001-05-18 | 2005-05-17 | Sandisk Corporation | Floating gate memory cells utilizing substrate trenches to scale down their size |
| US6936887B2 (en) * | 2001-05-18 | 2005-08-30 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
| US6624025B2 (en) | 2001-08-27 | 2003-09-23 | Taiwan Semiconductor Manufacturing Company | Method with trench source to increase the coupling of source to floating gate in split gate flash |
| US6638822B2 (en) * | 2002-03-06 | 2003-10-28 | United Microelectronics Corp. | Method for forming the self-aligned buried N+ type to diffusion process in ETOX flash cell |
| KR100825383B1 (ko) | 2006-04-24 | 2008-04-29 | 삼성에스디아이 주식회사 | 비휘발성 메모리 소자, 이를 제조하는 방법 및 이를포함하는 유기 전계 발광 표시 장치 |
| JP4282699B2 (ja) * | 2006-09-01 | 2009-06-24 | 株式会社東芝 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070032A (en) * | 1989-03-15 | 1991-12-03 | Sundisk Corporation | Method of making dense flash eeprom semiconductor memory structures |
| US5880499A (en) * | 1994-11-11 | 1999-03-09 | Nec Corporation | Memory cell of a nonvolatile semiconductor device |
-
1996
- 1996-08-06 KR KR1019960032735A patent/KR100261191B1/ko not_active IP Right Cessation
-
1997
- 1997-02-03 US US08/790,859 patent/US6037221A/en not_active Expired - Lifetime
- 1997-08-04 JP JP9208890A patent/JP2860788B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980013982A (ko) | 1998-05-15 |
| US6037221A (en) | 2000-03-14 |
| KR100261191B1 (ko) | 2000-07-01 |
| JPH1079442A (ja) | 1998-03-24 |
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