JPH03224218A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH03224218A
JPH03224218A JP2019651A JP1965190A JPH03224218A JP H03224218 A JPH03224218 A JP H03224218A JP 2019651 A JP2019651 A JP 2019651A JP 1965190 A JP1965190 A JP 1965190A JP H03224218 A JPH03224218 A JP H03224218A
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JP
Japan
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gate electrode
electrode
film
polysilicon gate
ion
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JP2019651A
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English (en)
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Akishige Nakanishi
章滋 中西
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Seiko Instruments Inc
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Seiko Instruments Inc
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄い酸化膜をゲート絶縁膜として用いるＭＯ
Ｓ　）ランジスタ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、そして
フラノツユ型ＥＥＦＲＯＭにおいて用いられる半導体装
置の製造方法に関する。
〔発明の概要〕
本発明は、薄い酸化膜をゲート絶縁膜に用いるＭＯＳ　
）ランジスタやメモリセルにおいて、ソース・ドレイン
領域の形成のために、セルファライン的にインプラを行
った場合、インプラのダメージによりポリシリコンゲー
ト電極端部直下の薄い酸化膜中に誘起させる欠陥を抑制
するために、ポリシリコンゲート電極側壁にインプラダ
メージ保護膜（以下、マスク酸化膜と呼ぶ）を形成した
。
〔従来の技術〕
第２図は従来の方法を用いて作製された、紫外線消去型
ＥＰＲＯＭのメモリセルの断面構造図である。このメモ
リセルでは半導体基板１の表面部分に薄い酸化膜のゲー
ト絶縁膜２が形成されている。その上にフローティング
ゲートとなる１層目ポリシリコンゲート電極３を化学気
相成長（ＣＶＤ）法により堆積する。さらにこのポリシ
リコン電極を熱酸化してポリシリコン間絶縁膜４を形成
する。さらにこの絶縁膜上に、ＣＶＤ法を用いてコント
ロールゲートとなる２Ｎ目ポリシリコンゲート電極５を
堆積する。次にこのセルファライン的に２層のポリシリ
コンゲート電極とポリシリコン間絶縁膜をエツチングす
る。最後に、このポリシリコンゲート電極をインプラマ
スクとして、セルファライン的に砒素をインプラして、
ソース領域７七ドレイン領域８を形成した。
〔発明が解決しようとする課題〕
上記に述べたように、薄い酸化膜をゲート絶縁膜に用い
たＭＯＳトランジスタやメモリセルにおいて、ソース・
ドレイン領域の形成のために、セルファライン的にイン
プラを行った場合、インプラのダメージによりポリシリ
コンゲート電極端部直下の薄い酸化膜中に欠陥が誘起さ
れる。ＭＯＳトランジスタにおいては、ゲート電極とソ
ース・ドレイン間にこの欠陥を介してリーク電流が流れ
るため、トランジスタが正常に動作しなくなり、またメ
モリセルにおいては、フローティングゲートに情報とし
て蓄積された電荷が、ソース領域もしくはドレイン領域
に正の高電圧が印加された場合にこの欠陥を介してリー
ク電流として流れてしまうために、情報の不揮発的な記
憶が不可能となるという問題があった。
〔課題を解決するための手段］ 以上に述べた課題を解決するために、本発明では、ポリ
シリコンゲート電極側壁にインプラダメージ保護膜を形
成した。
〔作用］ 上記のごとく、ポリシリコンゲート電極側壁にインプラ
ダメージ保１１膜（マスク酸化膜）を形成することによ
り、セルファライン的に行われるソース・ドレイン領域
形成のためのインプラのダメージがポリシリコンゲート
電極端部直下より少しソース・ドレイン領域側に移るた
め、ゲート電極に高電界が印加されても、インプラダメ
ージによる欠陥の影響を受けにくくなった。
〔実施例〕
以下に、本発明の実施例を図面に基づいて詳細に説明す
る。第１図は、本発明の半導体装置の製造方法を利用し
て作製された紫外線消去型ＥＰＲＯＭのメモリセルの断
面構造図である。このメモ１セルでは半導体基板Ｉの表
面部分に薄い酸化膜のデー１縁膜２が形成されている。
その上にフローティングゲートとなる１層目ポリシリコ
ンゲート電極３をＣＶＤ法により堆積する。さらにこの
ポリシリコン電極を熱酸化してポリシリコン間絶縁膜４
を形成する。さらにこの絶縁膜上に、ＣＶＤ法を用いて
コントロールゲートとなる２層目ポリシリコンゲート電
極５を堆積する。次にこのセルファライン的に２層のポ
リシリコンゲート電極とポリシリコン間絶縁膜をエンチ
ングする。ここで、ポリシリコンゲート電極の側壁を９
００℃の乾燥酸素雰囲気で熱酸化してインプラダメージ
保護膜６を形成する。この時、熱酸化によるポリシリコ
ンゲートのバーズビークが問題となるならば、常圧ＣＶ
Ｄ法によりウェハ全面に酸化膜を堆積し、それを等方性
エツチングすることによっても、上記と同様なインプラ
ダメージ保護膜を形成することが可能である。最後に、
このインプラダメージ保護膜を側壁に持つポリシリコン
ゲート電極をインプラマスクとして、セルファライン的
に砒素をインプラして、ソース、領域７とトレイン領域
８を形成した。
第３図は、約１００人の酸化膜を絶縁膜として持つ、Ｍ
ＯＳキャバンタの側壁にマスク酸化膜を設けて、絶縁破
壊に至るまでの注入電荷量を測定したものである。この
時、注入電流量を一定とし、その値を０．１Ａ／ｃｊと
した。この図から判るように、マスク酸化膜がまったく
ない場合、０．１Ａ／−の電流が流れる電圧を印加した
途端に破壊が起こっている。しかし、マスク酸化膜厚が
増加するに従って、破壊に至るまでの注入電荷量が増加
している。マスク酸化膜厚が、約５００人付近で破壊強
度は最大となり、それ以上は膜厚が増加しても徐々に減
少する傾向が見られた。
〔発明の効果〕
本発明の半導体装置の製造方法は、以上説明したように
薄い酸化膜をゲート絶縁膜に用いたＭＯＳトランジスタ
やメモリセルにおいて、ソースドレイン領域の形成のた
めに、セルファライン的にインプラを行った場合、イン
プラのダメージによりポリシリコンゲート電極端部直下
の薄い酸化膜中に誘起される欠陥をポリシリコンゲート
電極側壁にインプラダメージ保護膜を形成することによ
り、インプラのダメージがポリシリコンゲート電極端部
直下より少しソース・トレイン領域側に移るため、ゲー
ト電極に高電界が印加されても、インプラダメージによ
る欠陥の影響を受けにくくなった。従って、ＭＯＳトラ
ンジスタやメモリセルにおけるインプラダメージによる
欠陥を介したリーク電流の低減が実現できた。
【図面の簡単な説明】
第１図は本発明の半導体装置の製造方法を用いて作製さ
れた紫外線消去型ＥＰＲＯＭメモリセルの断面構造図で
ある。第２図は従来の半導体装置の製造方法を用いて作
製された紫外線消去型ＥＰＲＯＭメモリセルの断面構造
図である。第３図は絶縁破壊に至るまでの注入電荷量と
マスク酸化膜厚の関係を示した図である。 ・半導体基板 ・ゲート絶縁膜 ・１層目ポリシリコン電極 ・ポリシリコン間絶縁膜 ・２層目ポリシリコン電極 ・インプラダメージ保護膜 ・ソース領域 ・ドレイン領域

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上にゲート絶縁膜を介して設けられたポリシ
    リコンゲート電極に、セルファライン的に、不純物を半
    導体基板表面近傍にイオンインプラ法を用いて打ち込み
    、ソース・ドレイン領域を形成する半導体装置において
    、前記ポリシリコンゲート電極側壁にインプラダメージ
    保護膜を設けて、ポリシリコンゲート電極端部直下のゲ
    ート絶縁膜中のインプラダメージによる欠陥発生を抑制
    することを特徴とした半導体装置の製造方法。
JP2019651A 1990-01-30 1990-01-30 半導体装置の製造方法 Pending JPH03224218A (ja)

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JP2019651A JPH03224218A (ja) 1990-01-30 1990-01-30 半導体装置の製造方法
US07/648,516 US5145797A (en) 1990-01-30 1991-01-30 Method of making semiconductor devices having an implant damage protection film on the gate electrode sidewalls

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