JPH01270274A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、フローティングゲート型電界効果トランジス
タからなる不揮発性メモリトランジスタと、このメモリ
トランジスタを選択するための電界効果トランジスタ（
ＦＥＴ）とから構成された半導体記憶装置の製造方法に
関するものである。

従来の技術 従来、電気的に書き込み消去が可能な不揮発性メモリ素
子の１つとして、トンネリング注入によつ書き込み消去
を行うフローティングゲート型電界効果トランジスタか
らなる不揮発性メモリトランジスタが知られている。こ
のフローティングゲート型不揮発性メモリトランジスタ
は、半導体基板側から薄い絶縁膜を介して電荷をトンネ
リング注入させ、絶縁膜上のフローティングゲート電極
に電荷を蓄積し、トランジスタのしきい値電圧を変化さ
せて情報を記憶させることを原理としている。

こうしたフローティングゲート型不揮発性メモリトラン
ジスタをＥＥＰＲＯＭ　（ＥｌｅｃｔｒｉｃａｌｌｙＥ
ｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｎａｂｌｅ　Ｒ
ＱＨ）などの半導体集積回路に用いる場合には、通常不
揮発性メモリトランジスタ以外に、そのメモリトランジ
スタを選択するための電界効果型トランジスタ（ＦＥＴ
）を共存させる必要がある。

このようなフローティングゲート型半導体記憶装置の従
来の製造方法の一例を第２図（ａ）〜第２図（ｄ）にし
たがって説明する。

まず第２図（ａ）に示すように、Ｐ型シリコン基板１の
所定の表面領域にＮ型拡散層２ａ、２ｂを形成した後、
これらＮ型拡散層２ａ、２ｂを含むＰ型シリコン基板１
の上に酸化シリコン膜３を形成する。

次いで第２図＋ｂ）に示すように、Ｎ型拡散層２ｂの上
の酸化シリコンＩＢ！！３を所定位置で開孔し、この開
孔部にメモリトランジスタのトンネリング媒体となりう
る薄い酸化シリコン膜４を形成する。

その後、第２図［Ｃ）に示すように、トンネリング酸化
シリコン膜４を含む所定の酸化シリコン膜３の上に第１
ポリシリコン膜よりなるメモリトランジスタのフローテ
ィングゲート電極５を形成する。

そして第２図（ｄ）に示すように、フローティングゲー
トｔ　ｆｉ５の上およびＰ型シリコン基板１の上の所定
の位置に酸化シリコン膜６ａ、６ｂを形成した後、第２
ポリシリコン膜よりなるメモリトランジスタのコントロ
ール電１Ｆｆ１７　ａとＦ　Ｅ’Ｔの選択ゲート電極７
ｂをこれら酸化シリコン膜６ａ。

６ｂの上に同時に形成し、このコントロール電極７ａと
選択ゲート電極７ｂをマスクとして自己整合的にＮ型の
不純物を注入し、Ｎ型拡散層９ａ。

９ｂ、９ｃを形成している。

発明が解決しようとする課題 しかしながら第２図に示すような従来の製造方法では、
フローティングゲート電極５を第１のポリシリコン膜で
形成し、コントロールゲート電極７ａおよび選択ゲート
電［！７ｂを第２のポリシリコン膜で形成するため、コ
ントロールゲート電極７ａおよび選択ゲートｇ　＆　７
　ｂをマスクとして自己整合的に形成したＮ型拡散層９
ａ、９ｂ、９ｃ以外に、フローティングゲート電極５の
下のトンネリング領域となるＮ型拡散層２ｂ、およびメ
モリトランジスタのチャネル長を決定するためのＮ型拡
散層２ａ、２ｂを設ける必要があり、従来の製造方法で
は製造工程が複雑になるという問題があった。さらにＮ
型拡散層２ａ、２ｂとフローティングゲート電極５との
オーバーラツプマージン、およびＮ型拡散層２ｂと選択
ゲート電ｉ７ｂとのセパレーションマージンを考慮する
必要があり、高集積化しにくいという問題を有していた
。

また、第２図に示すような従来の製造方法により作製さ
れたフローティングゲート構造の半導体記憶装置（メモ
リセル）は、その高性能化（高速化、低電圧書換えなど
）のために、コントロールゲートな極７ａの下の酸化シ
リコン膜６ａの膜厚をできるだけ薄くし、フローティン
グゲート電極５の下の酸化シリコン膜３の膜厚を厚くす
る必要があるが、従来の製造方法ではコントロールゲー
ト電極７ａとＦＥＴの選択ゲート電ｔｆｉ７ｂを同一の
第１のポリシリコン膜で形成するため、ＦＥＴの選択ゲ
ートＫ　極７　ｂの下の酸化シリコン膜６ｂとコントロ
ールゲート電極７ａの下の酸化シリコン膜６ａとは通常
、同時に形成され、コントロールゲート電ｉ７ａの下の
酸化シリコン膜６ａの膜厚を薄くしようとするとＰＥＴ
の選択ゲート電極７ｂの酸化シリコン膜６ｂの膜厚も同
時に薄くなる。３１！択ゲート電極７ｂの下のゲート絶
縁膜である酸化シリコン膜６ｂの膜厚を薄くすると、情
報書き込み時に、選択ゲート電極７ｂをＯＶ、Ｎ型拡散
層９ｃに２０〜２５Ｖの高電圧を印加する場合において
、選択ゲート電極７ｂとＮ型拡散層９ｃとの間の電界が
Ｎ型拡散層９ｃとＰ型シリコン基板１との間の電界に大
きく影響を与え、Ｎ型拡散層９ｃ近傍のチャネル領域で
電界集中が起こり、Ｎ型拡散層９ｃとＰ型シリコン基板
１との間にブレークダウンが生じたり、その領域上の酸
化シリコンａ６ｂの部分が破壊しやすいといった問題が
生じ、回路設計上の一つの障害となっていた。

本発明は、上記問題を解決するものであり、フローティ
ングゲート型不揮発性メモリトランジスタと、このメモ
リトランジスタを選択する電界効果トランジスタを作製
する上で、その製造工程の簡略化ができるとともに、メ
モリセルの高耐圧化およびセル面積の大幅な縮小をはか
ることのできる製造方法を提供することを目的とするも
のである。

課題を解決するための手段 上記問題を解決するため本発明は、７０−ティングゲー
ト型電界効果トランジスタからなる不揮発作メモリトラ
ンジスタとこのメモリトランジスタを選択するための電
界効果トランジスタ（ＦＥＴ　）とから構成された半導
体記憶装置の製造方法であって、一導電型半導体基板の
表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所
定の部分を開孔して前記メモリトランジスタのトンネリ
ング媒体となるトンネリング絶縁膜を形成し、前記第１
の絶縁膜およびトンネリング絶縁膜上に第１の導電膜を
形成し、前記第１の導電膜および第１の絶縁膜を選択的
にエツチングして前記トンネリング絶縁膜を含むメモリ
トランジスタのフローティングゲート電極およびＦＥＴ
の選択ゲート電極を形成し、前記フローティングゲート
電極および選択ゲート電極をマスクとして前記一導電型
半導体基板の表面領域にこの基板と逆導電型の第１、第
２および第３の不純物層を自己整合的に形成し、前記フ
ローティングゲート電極と選択ゲート電極の中間に位置
する第２の不純物層の表面領域の一部が前記トンネリン
グ絶縁膜の下に達するまで熱処理し、前記フローティン
グゲート電極上に第２の絶縁膜を形成し、前記第２の絶
縁膜上に第２の導電膜で前記メモリトランジスタのコン
トロールゲート電極を形成するものである。

作用 上記本発明の製造方法によれば、フローティングゲート
電極および選択ゲート電極をマスクとして一導電型半導
体の表面領域にこの基板と逆導電型の第１、第２および
第３の不純物層を自己整合的に形成することにより、メ
モリトランジスタのチャネル長の決定およびトンネリン
グ領域の不純物層のために、従来例の第２図（ａ）に示
すようなＮ型拡散層２ａ、２ｂを設ける必要がなくなり
、製造工程の簡略化がはかれると同時に、メモリトラン
ジスタのチャネル長の決定およびトンネリング領域の不
純物層を自己整合的に決定できるため、メモリセル面積
の大幅な縮小が可能となる。

また、メモリトランジスタのフローティングゲート電極
とＦＥＴの選択ゲート電極を同一の第１の導電膜で形成
することにより、選択ゲート電極の下の絶縁膜は、でき
るだけ膜厚が厚いほうが望ましいフローティングゲート
電極の下の絶縁膜と同時に形成され、したがって、高性
能化のためにコントロールゲート電極の下の第２の絶縁
膜の膜厚を薄くしても、選択ゲート電極の下の絶縁膜は
厚くすることが可能となり、Ｆ　Ｅ　Ｔの不純物層近傍
のチャネル領域での電界集中を緩和させることが容易と
なる。

実施例 以下本発明の一実施例を図面に基づいて説明する。

第１図（ａ）〜（ｄ）は本発明の一実施例の半導体記憶
装置の製造方法を順に示す半導体記憶装置の断面図であ
り、第１図（ａ）〜（ｄ）の順にしたがって本発明の製
造方法を説明する。本実施例ではフローティングゲート
型電界効果トランジスタからなる不揮発性メモリトラン
ジスタとこのメモリトランジスタを選択する電界効果ト
ランジスタ（ＦＥＴ）とから構成されたフローティング
ゲート型半導体記憶装置を形成する。

まず、第１図（ａ）に示すように、−導；型半導木基板
であるＰ型シリコン基板１１の上に、通常の熱酸化法に
よって第１の絶縁膜である厚さ約７００人の酸化シリコ
ン膜１２を形成し、メモリトランジスタのトンネリング
領域となる部分の酸化シリコン膜１２を周知のフォトエ
ツチング技術で開孔し、さらにこの間孔部分に酸素と窒
素の混合ガスによる希釈酸化法によってトンネリング媒
体となりうる薄い酸化シリコン膜１３を形成する。トン
ネリング効果を有効に利用するには、トンネリング絶縁
膜である酸化シリコン膜１３の厚さは５０〜１５０八程
度に薄くする必要があり、本実施例では１００人とした
。

次に、第１図ｆｂ）に示すように、第１の酸化シリコン
膜１２および１〜ンネリング酸化シリコン膜１３の上に
シランの熱分解反応に基づく減圧気相成長法によりリン
をドープしたく約３ｘｌＯ”■−３）第１のポリシリコ
ン膜を第１の導電膜として厚さ約５０００人形成し、次
いで、ドライエツチング技術により選択的に第１のポリ
シリコン膜および第１の酸化シリコンｖ１２をエツチン
グし、トンネリング酸化シリコン膜１３を含むメモリト
ランジスタのフローティングゲート電極１４ａおよびＦ
ＥＴの選択ゲートｔＷ１４ｂを同時に形成する。

次に、第１図（Ｃ）に示すように、メモリトランジスタ
のフローティングゲート型’ｆｋ　１４　ａおよびＦＥ
Ｔの選択ゲート電極１４ｂをマスクとしてＰ型シリコン
基板１１にリンイオンを打ち込み＜５０ＫｃＶ　、・Ｉ
　Ｘ　１０１５ａｎ−２）　、自己整合的に逆導電型の
第１〜第３の不純物層であるＮ型拡散層１５ａ、１５ｂ
。

１５ｃを形成し、その後、フローティングゲート電極１
４ａと選択ゲート電極１４ｂの中間に位置する第２のＮ
型拡散層１５ｂの表面領域の一部がトンネリング酸化シ
リコン膜１３の下に達するまで熱処理を行う９本実施例
では、１０００℃窒素雰囲気中で熱処理を行った。

次いで、第１図（ｄ）に示すように、通常の熱酸化法に
より、第２の絶縁膜として厚さ５００Ａの酸化シリコン
膜１６をフローティングゲート型’ｆｉ１４ａの上に形
成する。その後、第２のシリコン膜１６の上にリンをド
ープした（約３×１０ηｌづ）第２のポリシリコン膜を
気相成長法により第２の導電膜として厚さ約４０００人
形成し、次いで公知のフォトエツチング技術により、第
２のポリシリコン膜からなるメモリトランジスタのコン
トロール電極１７を形成し、第１図（ｄ）に示すような
フローティングゲート型半導体記憶装置を形成する。

このように、Ｎ型拡散層１５ａ　、　１５ｂ　、　１５
ｃを自己整合的に形成することにより、メモリトランジ
スタのチャネル長およびトンネリング領域の拡散層を自
己整合的に決定できるため、メモリセル面積の大幅な縮
小が可能となり、さらに従来のようにメモリトランジス
タのチャネル長の決定およびトンネリング領域の拡散層
のためにＮ型拡散層を設ける必要がなくなり、製造工程
の簡略化をはかることができる。また、メモリトランジ
スタのフローティングゲート’；：ｂ　極１４　ａの下
の絶縁膜およびＦＥＴの選択ゲート電！１１１４ｂの下
の絶縁膜の厚さを厚く、メモリトランジスタのコントロ
ール電極１７の下の絶縁膜の厚さを薄くできるため、高
性能で高耐圧の半導体記憶装置を実現できる。

発明の効果 以上のように本発明の製造方法によれば、フローティン
グゲート型の不揮発性メモリトランジスタのチャネル長
の決定およびトンネリング領域の不純物層を自己整合的
に決定できるため、製造工程の簡略化と同時に、メモリ
セル面積の大幅な縮小をはかることができ、さらにメモ
リセルの高性能化のためにコントロールゲート電極の下
の絶縁膜を薄くしても、ＦＥＴの選択ゲート電極の下の
絶縁膜は膜厚を厚くできるため、ＦＥＴの高耐圧化をは
かることが容易となり、フローティングゲート型不揮発
性メモリトランジスタと、そのメモリトランジスタを選
択するためのＦＥＴから構成された不揮発性メモリセル
を用いた半導体集積回路の高集積化、高性能化に大きく
寄与することができる。

【図面の簡単な説明】

第１図（ａ）〜ｆｄ）は本発明の一実施例における半導
体記憶装置の製造方法を順に示す半導体記憶装置の断面
図、第２図（ａ）〜（ｄ）は従来の半導体記憶装置の製
造方法を順に示す半導体記憶装置の断面図である。 １１・・・Ｐ型シリコン基板（一導電型半導体基板）、
１２、１２ａ　、　１２ｂ・・・酸化シリコン膜（第１
の絶縁膜）、１３・・・トンネリング酸化シリコン膜（
トンネリング絶縁膜）、１４ａ・・・フローティングゲ
ート電極、１４ｂ−・・選択ゲート電極、１５ａ　、　
１５ｂ　、　１５ｃ　−Ｎ型拡散層（基板と逆導電型の
第１、第２および第３の不純物層）、１６・・・酸化シ
リコン膜（第２の絶縁膜）、１７・・・コントロール電
極。 代理人　　　森　　本　　義　　弘 第２図 Ｑ

Claims (1)

【特許請求の範囲】
1. １、フローティングゲート型電界効果トランジスタから
   なる不揮発性メモリトランジスタとこのメモリトランジ
   スタを選択するための電界効果トランジスタ（ＦＥＴ）
   とから構成された半導体記憶装置の製造方法であって、
   一導電型半導体基板の表面上に第１の絶縁膜を形成し、
   前記第１の絶縁膜の所定の部分を開孔して前記メモリト
   ランジスタのトンネリング媒体となるトンネリング絶縁
   膜を形成し、前記第１の絶縁膜およびトンネリング絶縁
   膜上に第１の導電膜を形成し、前記第１の導電膜および
   第１の絶縁膜を選択的にエッチングして前記トンネリン
   グ絶縁膜を含むメモリトランジスタのフローティングゲ
   ート電極およびＦＥＴの選択ゲート電極を形成し、前記
   フローティングゲート電極および選択ゲート電極をマス
   クとして前記一導電型半導体基板の表面領域にこの基板
   と逆導電型の第１、第２および第３の不純物層を自己整
   合的に形成し、前記フローティングゲート電極と選択ゲ
   ート電極の中間に位置する第２の不純物層の表面領域の
   一部が前記トンネリング絶縁膜の下に達するまで熱処理
   し、前記フローティングゲート電極上に第２の絶縁膜を
   形成し、前記第２の絶縁膜上に第２の導電膜で前記メモ
   リトランジスタのコントロールゲート電極を形成する半
   導体記憶装置の製造方法。