JPS6358960A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に半導体記憶装置
における溝掘型素子分離・キャパシタ構造の改良に関す
るものである。

［従来の技術］ 第３Ａ図〜第３Ｄ図は、従来の溝掘型素子分離・キャパ
シタ構造を有する半導体記憶装置の製造方法を示す工程
断面図である。

この製造方法について説明すると、まず、ｐ形シリコン
基板１の表面領域にｐ＋形不純物をイオン注入し、この
後、このｐ＋形不純物を熱処理により拡散させてｐ＋形
不純物拡散層２を形成する。

次に、ｐ＋形不純物拡散層２０表面領域にｎ＋形不純物
をイオン注入し、この後、このｎ＋形不純物を熱処理に
より拡散させてｎ＋形不純物拡散層３を形成する。次に
、ｎ＋形不純物拡散層３表面にＣＶＤ法などにより酸化
膜４を形成し、この後、写真製版とエツチングにより酸
化膜４の所定部を選択的に除去する。次に、酸化膜４を
マスクとしてｎ＋形不純物拡散層３．　　ｐ＋形不純物
拡散層２゜ｐ形シリコン基板１を異方性エツチングして
溝５を掘る。次に、酸化膜４をマスクとし溝５の底部の
表面領域にｐ＋形不純物をイオン注入してイオン注入層
を形成する。次に、酸化膜４表面、溝５の側壁部表面お
よびイオン注入層表面にＣＶＤ法などにより窒化膜７を
形成し、この後、周知の技術により窒化膜７のうち溝５
の底部の中央領域上にある部分を選択的に除去する。次
に、窒化］１１７をマスクとしてイオン注入層の表面領
域を選択的に熱酸化して素子間分離用の厚いシリコン酸
化膜８を形成する。このとき、イオン注入層のｐ＋形不
純物は拡散されて厚いシリコン酸化膜８のまわりに素子
間分離用のｐ＋形不純物拡散層６が形成される（第３Ａ
図）。次に、窒化膜７を除去する。

次に、厚いシリコン酸化膜８表面、溝５の側壁部表面お
よび酸化膜４表面にＣＶＤ法などによりｐ“形不純物を
含む絶縁膜９を形成し、この後、熱処理により絶縁膜９
に含まれるｐ＋形不純物を満５の側壁部の表面領域に拡
散させてｐ＋形不純物拡散層１０を形成する（第３Ｂ図
）。次に、絶縁膜９を除去する。次に、ｎ＋形不純物１
１を溝５中へ気相拡散させてｎ＋形不純物拡散層１２を
形成する（第３ｃ図）。次に、酸化膜４を除去する。

次に、厚いシリコン酸化膜８の表面領域、ｎ＋形不純物
拡散層１２の表面領域およびｎ＋形不純物拡散層３の表
面領域を熱酸化して薄いシリコン酸化膜１３を形成する
。次に、薄いシリコン酸化膜１３表面にＣＶＤ法などに
よりポリシリコン膜１４を形成する（第３Ｄ図）。

このように、ｐ形シリコン基板１の表面部と溝５の側壁
部との両方に、ｎ＋形不純物拡散層３゜１２と薄いシリ
コン酸化膜１３とポリシリコン膜１４とから構成される
キャパシタと、ｐ＋形不純物拡散層２．１０とｎ＋形不
純物拡散層３，１２とから構成されるｐｎ接合とを形成
することによって、半導体記憶装置の全電荷蓄積容量は
、キャパシタの電荷蓄積容量とｐｎ接合の電荷蓄積容量
との和になる。このため、半導体記憶装置の高集積化に
伴いメモリセル面積が減少して平面的な電荷蓄積容量が
減少しても、半導体記憶装置の全電荷蓄積容量としては
溝５の側壁部での電気蓄積容量によって補充され、半導
体記憶装置は大きな電荷蓄積容量を保持することができ
る。

［発明が解決しようとする問題点］ 従来の半導体記憶装置の溝掘型素子分離・キャパシタ構
造は以上のように構成されているので、素子間分離耐圧
はｎ１形不純物拡散層１２間のバンチスルーとｐｎ接合
のアバランシェ降伏とによって規定されるが、半導体記
憶袋ばの高集積化に伴い平面的な素子間分離幅が短くな
ると、すなわち、溝５の側壁部表面に形成されたｎ＋形
不純物拡散層１２の素子間分離領域を介しての距離が短
くなると、バンチスルーの効果が大きくなり、この効果
により素子間分離耐圧は著しく低下してしまう。このた
め、溝掘型素子分離・キャパシタ構造において、十分な
素子間分離耐圧を確保しつつ、素子間分離幅を縮小して
いって半導体記憶装置の高集積化・大容量化を進めるこ
とが困難になるという間ｍ点があった。

この発明は上記のような問題点を解消するためになされ
もので、素子間分離幅を縮小していっても、十分な素子
間分離耐圧を確保しつつ高集積化・大容量化を進めるこ
とができる半導体記憶装置を１与ることを目的とする。

［問題点を解決するための手段］ この発明に係る半導体記憶装置は、第１導電形のシリコ
ン基板に掘られた溝の底部表面に素子間分離用の厚いシ
リコン酸化膜を形成し、厚いシリコン酸化膜のまわりに
、その不純物濃度がシリコン基板の不純物濃度より高い
素子間分離用の第１導電形の第１不純物拡散層を形成し
、溝の側壁部表面およびシリコン基板表面に、その不純
物濃度がシリコン基板の不純物濃度より高い第１導電形
の第２不純物拡散層を第１不純物拡散層と連なりて形成
し、第２不純物拡散層表面に第２導電形の第３不純物拡
散層を形成し、厚いシリコン酸化膜表面、第１不純物拡
散層表面、第２不純物拡散層表面および第３不純物拡散
層表面に絶縁膜を形成し、絶縁膜表面にポリシリコン膜
を形成したものである。

［作用コ この発明においては、溝の底部近傍のその側壁部におい
て、溝の側壁部表面に形成され電荷蓄積領域となる第２
導電形の第３不純物拡散層の一方端部が、溝の底部に形
成される素子間分離用の第１導電形の第１不純物拡散層
と間隔を隔てるので、半導体記憶装置の高集積化に伴い
素子間分離幅が小さくなっても、第３不純物拡散層の素
子間分離領域を介しての距離が実効的に長くなり、パン
チスルーによる素子間分離耐圧の低下を抑制することが
できる。

［実施例］ 以下、この発明の実施例を図について説明する。

なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。

第１Ａ図〜第１Ｄ図は、この発明の一実施例である、溝
堀型素子分離・キャパシタ構造を有する半導体記憶装置
の製造方法を示す工程断面図である。

この製造方法について説明すると、第１Ａ図の製造工程
は従来の製造工程と同じであり、厚いシリコン酸化膜８
．　　ｐ＋形不純物拡散層６を形成した後、窒化膜７を
除去する。次に、酸化膜４をマスクとしてｐ＋形不純物
１５を溝５の側壁部の表面領域に斜めイオン注入し、こ
の後、このｐ＋形不純物を熱処理により拡散させてｐ＋
形不純物拡散層１００を形成する（第１Ｂ図）。次に、
酸化膜４をマスクとしてｎ＋形不純物１６を溝５の側壁
部の表面領域に斜めイオン注入し、この後、このｎ＋形
不純物を熱処理により拡散させてｎ＋形不純物拡散層１
２０を形成する。このとき、溝５の底部近傍のその側壁
部において、ｎ′″形不純物拡散層１２０の一方端部が
ｐ＋形不純物拡散層Ｓと間隔を隔てるように斜めイオン
注入、熱処理を行なう（第１Ｃ図）。次に、酸化膜４を
除去する。

次に、厚いシリコン酸化膜８の表面領域、溝５の側壁部
の表面領域およびｎ＋形不純物拡散層３の表面領域を熱
酸化して薄いシリコン酸化膜１３を形成する。次に、薄
いシリコン酸化膜１３表面にＣＶＤ法などによりポリシ
リコン膜１４を形成する（第１Ｄ図）。

このように、溝５の底部近傍のその側壁部において、電
荷蓄積領域となるｎ＋形不純物拡散層１２０を、その−
万端部が素子間分離用のｐ＋形不純物拡散層Ｓと間隔を
隔てるように形成することによって、半導体記憶装置の
高集積化によりメモリセル面積が減少して平面的な素子
間分離幅が短くなっても、ｎ＋形不純物拡散層１２０と
ｐ＋形不純物拡散層６が間隔を隔てている分だけ、ｎ＋
形不純物拡散層１２０の素子分離領域を介しての距離が
長くなって実効的な素子分離幅か立体的に長くなり、パ
ンチスルーによる素子間分離耐圧の著しい低下を抑制す
ることができる。

また、このように、ｐ形シリコン基板１の表面部と溝５
の側壁部との両方に、ｎ＋形不純物拡散層３．１２０と
薄いシリコン酸化膜１３とポリシリコン膜１４とから構
成されるキャパシタと、ｐ＋形不純物拡散層２．１００
とｎ＋形不純物拡散層３，１２０とから構成されるｐｎ
接合とを形成することによって、半導体記憶装置の全電
荷蓄積容量は、キャパシタの電荷蓄積容量とｐｎ接合の
電荷蓄積容量との和となる。このため、半導体記憶装置
の高集積化に伴いメモリセル面積が減少して平面的な電
荷蓄積容量が減少しても、半導体記憶装置の全電荷蓄積
容量としては溝５の側壁部での電荷蓄積容量によって補
充され、半導体記憶装置は大きな電荷蓄積容量を保持す
ることができる。

このため、高い素子間分離耐圧と大きな電荷蓄積容量を
有する半導体記憶装置を得ることができる。

上記実施例では、斜めイオン注入により、電荷蓄積領域
となるｎ＋形不純物拡散層１２０と素子間分離用のｐ＋
形不純物拡散層６とが接触しないような構造を形成した
が、このような構造を拡散によっても形成することがで
きる。

第２Ａ図〜第２Ｆ図は、この発明の他の実施例である、
溝堀型素子分離・キャパシタ構造を有する半導体記憶装
置の製造方法を示す工程断面図である。

この製造方法について説明すると、第２Ａ図および第２
Ｂ図の各製造工程は、従来の製造工程と同じであり、ｐ
＋十形純物拡散層１０を形成した後、絶縁膜９を除去す
る。次に、厚いシリコン酸化膜８表面、溝５の側壁部表
面および酸化膜４表面にＣＶＤ法などにより絶縁膜１７
を形成する。

次に、絶縁膜１７表面にレジスト１８を塗布してこの絶
縁膜１７表面を平坦化する（第２Ｃ図）。

次に、レジスト１８．絶縁膜１７をエッチバックして溝
５の底部に所定膜厚の絶縁膜１７０を残す（第２Ｄ図）
。次に、溝５および酸化膜４表面にＣＶＤ法などにより
ｎ＋十形純物を含む酸化膜１９を形成し、この後、熱処
理により酸化膜１９に含まれるｎ＋十形純物を溝５の側
壁部の表面領域に拡散させてｎ十形不純物拡散層１２０
を形成する（第２Ｅ図）。次に、酸化膜１９．酸化膜４
゜絶縁膜１７０を除去する。次に、厚いシリコン酸化膜
８の表面領域、溝５の側壁部の表面領域およびｎ＋十形
純物拡散層３の表面領域を熱酸化して薄いシリコン酸化
膜１３を形成する。次に、薄いシリコン酸化膜１３表面
にＣＶＤ法などによりポリシリコン膜１４を形成する。

このように、ｅｔ５の底部に残された絶縁膜１７０によ
り、ｎ十形不純物拡散層１２０を、その−刃端部がｐ＋
十形純物拡散層６と間隔を隔てるように形成するので、
第１Ｄ図の場合と同様、実効的な素子分離幅を長くシ、
パンチスルーによる素子間分離耐圧の著しい低下を抑制
することができる。

なお、上記実施例では、キャパシタ絶縁膜か薄いシリコ
ン酸化膜からなる場合について示したが、キャパシタ絶
縁膜として窒化膜など他の絶縁膜を用いてもよい。

また、上記実施例では、斜めイオン注入や溝の底部に絶
縁膜の一部を残すことによって、ｎ十形不純物拡散層１
２０の一方端部がｐ＋十形純物拡散層６と間隔を隔てる
ようにしたが、ｎ十形不純物拡散層１２０の一方端部が
ｐ＋十形純物拡散層６と間隔を隔てるようにできるなら
ばどのような製造方法でもよいことは言うまでもない。

また、上記実施例では、ｐ形シリコン基板を用いる半導
体記憶装置の溝掘型素子分離・キャパシタ構造につい示
したが、この発明は、ｎ形シリコン基板を用いる半導体
記憶装置の溝掘型素子分離・キャパシタ構造にも適用す
ることができる。。

［発明の効果コ 以上のようにこの発明によれば、第１導電形のシリコン
基板に掘られた溝の底部近傍のその側壁部において、こ
の溝の側壁部表面に形成され電荷蓄積領域となる第２導
電形の第３不純物拡散層の一方端部が、溝の底部に形成
される素子間分離用の第１導電形の第１不純物拡散層と
間隔を隔てるようにしたので、素子間分離耐圧が十分高
く、しかも高集積・大容量の半導体記憶装置を得ること
ができる。

【図面の簡単な説明】

第１Ａ図〜第１Ｄ図は、この発明の一実施例である、溝
掘型素子分離・キャパシタ構造を有する半導体記憶装置
の製造方法を示す工程断面図である。 第２Ａ図〜第２Ｆ図は、この発明の他の実施例である、
溝掘型素子分離・キャパシタ構造を有する半導体記憶装
置の製造方法を示す工程断面図である。 第３Ａ図〜第３Ｄ図は、従来の溝掘型素子分離・キャパ
シタ構造を有する半導体記憶装置の製造方法を示す工程
断面図である。 図において、１はｐ形シリコン基板、２，６゜１００は
ｐ＋十形純物拡散層、３，１２０はｎ＋十形純物拡散層
、４，１９は酸化膜、５は溝、７は窒化膜、８は厚いシ
リコン酸化膜、９，１７゜１７０は絶縁膜、１３は薄い
シリコン酸化膜、１４はポリシリコン膜、１５はｐ＋十
形純物、１６はｎ＋十形純物、１８はレジストである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１導電形のシリコン基板を備え、 前記シリコン基板には溝が掘られており、 前記溝の底部表面に形成され、素子間分離用の厚いシリ
   コン酸化膜と、 前記厚いシリコン酸化膜のまわりに形成され、その不純
   物濃度が前記シリコン基板の不純物濃度より高い素子間
   分離用の第１導電形の第１不純物拡散層と、 前記溝の側壁部表面および前記シリコン基板表面に前記
   第１不純物拡散層と連なって形成され、その不純物濃度
   が前記シリコン基板の不純物濃度より高い第１導電形の
   第２不純物拡散層とを備え、前記第２不純物拡散層表面
   に形成される第２導電形の第３不純物拡散層と、 前記厚いシリコン酸化膜表面、前記第１不純物拡散層表
   面、前記第２不純物拡散層表面および前記第３不純物拡
   散層表面に形成される絶縁膜と、前記絶縁膜表面に形成
   されるポリシリコン膜とを備えた半導体記憶装置。
2. （２）前記絶縁膜は薄いシリコン酸化膜からなる特許請
   求の範囲第１項記載の半導体記憶装置。