KR100199378B1 - 메모리 셀 어레이 및 그 제조방법 - Google Patents

메모리 셀 어레이 및 그 제조방법 Download PDF

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Abstract

본 발명은 메모리 셀 어레이 및 그 제조방법에 있어서, 소자의 크기를 감소시키기 위하여 콘트롤 게이트와 교차되는 방향으로 형성되며 서로 인접하는 다수의 드레인 영역을 도전층 패턴으로 접속시키고 상기 도전층 패턴을 비트 라인과 접속시키므로써 제1콘택 홀과 게이트 전극 그리고 제1콘택 홀과 필드 산화막간의 이격 거리를 최소화시킨다. 그러므로 소자의 집적도를 효과적으로 향상시키며, 소자의 제조 공정을 용이하게 실시할 수 있도록 한 메모리 셀 어레이 및 그 제조 방법에 관한 것이다.

Description

메모리 셀 어레이 및 그 제조 방법
제1도는 종래의 메모리 셀 어레이를 설명하기 위한 레이 아웃도.
제2a도 및 제2b도는 종래 메모리 셀 어레이의 제조 방법을 설명하기 위한 소자의 단면도.
제3도는 본 발명에 따른 메모리 셀 어레이를 설명하기 위한 레이 아웃도.
제4a도 내지 제4d도는 본 발명에 따른 메모리 셀 어레이의 제조 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 21 : 필드 산화막 2 및 22 : 플로팅 게이트
3 및 23 : 콘트롤 게이트 4 및 24 : 소오스 영역
5 및 25 : 드레인 영역 6 : 콘택부
7 및 37 : 터널 산화막 8 및 38 : 유전체막
9 및 39 : 제1절연층 10 및 30 : 실리콘 기판
11 및 41 : 제2절연층 12 : 감광막
13 : 콘택 홈 19 : 절연막 스페이서
26 : 제1콘택부 27 : 도전층 패턴
28 : 제2콘택부 29 : 제1감광막
31 : 제1콘택 홀 33 : 제3절연층
34 : 제2감광막 35 : 제2콘택 홀
36 : 비트 라인
본 발명은 메모리 셀 어레이 및 그 제조 방법에 관한 것으로, 특히 소자의 집적도를 향상시킬 수 있도록 한 메모리 셀 어레이 및 그 제조 방법에 관한 것이다.
일반적으로 전기적인 프로그램(Program) 및 소거(Erasure) 기능을 가지는 플래쉬(Flash) 메모리 장치는 주변 회로와 메모리 셀 어레이(Memory Cell Array)로 구성된다. 상기 메모리 셀 어레이는 워드 라인(Word Line) 및 비트 라인(Bit Line) 신호에 따라 각각 선택되는 다수의 메모리 셀(Memory Cell)로 이루어지며, 상기 메모리 셀에 정보가 기억되는 것이다. 상기 메모리 셀에 정보를 기억시키기 위한 프로그램 동작은 상기 메모리 셀의 플로팅 게이트(Floating Gate)에 전자를 주입(Injection)시키는 것에 의해 이루어지며, 상기 기억된 정보를 소거시키기 위한 소거 동작은 상기 플로팅 게이트에 주입된 전자를 방전(Discharge)시키는 것에 의해 이루어진다. 또한 상기 메모리 셀은 적층(Stack) 또는 스프리트(Split) 구조의 게이트 전극을 갖는데, 그러면 적층 구조의 게이트 전극을 갖는 메모리 셀로 이루어진 종래의 메모리 셀 어레이를 제1도를 통해 설명하면 다음과 같다.
제1도는 종래의 메모리 셀 어레이를 설명하기 위한 레이 아웃도로서,
실리콘 기판의 소수 분리 영역에 필드산화막(1)이 각각 형성되며, 상기 필드 산화막(1)의 양측부와 교차되도록 콘트롤 게이트(3)가 각각 연장되어 형성된다. 그리고 채널(Channel) 지역의 상기 각 콘트롤 게이트(3)의 하부에는 플로팅 게이트(2)가 형성되며, 상기 플로팅 게이트(2)의 양측부는 상기 필드 산화막(1)과 소정 부분 중첩되도록 형성된다. 또한 상기 각 필드 산화막(1)과 교차되는 두 개의 콘트롤 게이트(3) 내측부의 상기 실리콘 기판에는 드레인 영역(5)이 형성되고, 상기 두 개의 콘트롤 게이트(3) 외측부의 상기 실리콘 기판에는 소오스 영역(4)이 형성되며, 상기 각 드레인 영역(5)에는 상기 콘트롤 게이트(3)와 교차되도록 연장되어 형성되는 비트 라인(도시않됨)과의 접속을 위한 콘택부(6)가 형성된다. 그러면 상기와 같이 이루어지는 종래 메모리 셀 어레이의 제조 방법을 제1a도 및 제2b도를 통해 설명하기로 한다.
종래의 메모리 셀 어레이는 제2a도에 도시된 바와 같이 실리콘 기판(10)상에 터널 산화막(7), 플로팅 게이트(2), 유전체막(8) 및 콘트롤 게이트(23)가 적층된 구조의 게이트 전극을 형성한 후 상기 게이트 전극 양측부의 상기 실리콘 기판(10)에 불순물 이온을 주입하여 소오스 및 드레인 영역(4 및 5)을 각각 형성한다. 그리고 전체 상부면에 제1절연막(9) 및 제2절연막(11)을 순차적으로 형성한 후 상기 제2절연막(9)의 표면을 평탄화시키는데, 상기 제1절연막(9)은 산화막으로 형성하고, 상기 제2절연막(11)은 BPSG막으로 형성한다. 이후 제2b도에 도시된 바와 같이 전체 상부면에 감광막(12)을 형성하고 콘택 마스크(Contact mask)를 이용하여 상기 감광막(12)을 패터닝한다. 그리고 상기 패터닝된 감광막(12)을 마스크로 이용하여 상기 제2절연막(11)을 소정 깊이 습식 식각한 후 나머니 두께의 상기 제2절연막(11) 및 제1절연막(9)을 순차적으로 건식 식각하여 상기 드레인 영역(5)의 실리콘 기판(10)이 노출되도록 콘택 홀(13)을 형성한다. 이후 상기 감광막(12)을 제거하고 상기 콘택 홀(13)이 매립되도록 전체 상부면에 금속을 증착하여 비트 라인(도시않됨)을 형성한다.
상기와 같이 이루어진 메모리 셀 어레이는 두 개의 메모리 셀의 드레인 영역(5)이 공통으로 접속되고, 상기 드레인 영역(5)은 상기 콘택 홀(13)을 통해 상기 비트 라인과 접속된다. 그러므로 상기 콘트롤 베이스(3)와 상기 콘택부(6) 그리고 상기 콘택부(6)와 상기 필드 산화막(1)간의 전기적 절연을 위해서는 적정 거리(제1도의 거리 A 및 B)를 유지시켜야 하며, 상기 콘택 홀(13)의 크기와 수에 따라 소자의 크기가 결정되기 때문에 상기와 같은 메모리 셀 어레이의 레이 아웃을 이용하는 경우 소자의 집적도를 향상시키기 어려운 단점이 있다.
따라서 본 발명은 콘트롤 게이트와 교차되는 방향으로 형성되며 서로 인접하는 다수의 드레인 영역을 도전층 패턴으로 접속시키고, 상기 도전층 패턴을 비트 라인과 접속시키므로써 상기한 단점을 해소할 수 있는 메모리 셀 어레이 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 메모리 셀 어레이는 실리콘 기판의 소자 분리 영역에 각각 형성된 필드 산화막과, 상기 각 필드 산화막의 양측 상부를 교차되도록 지나며, 연장되어 형성된 콘트롤 게이트와, 채널 지역의 상기 콘트롤 게이트 하부에 형성되며, 양측부가 상기 필드 산화막과 소정 부분 중첩된 플로팅 게이트와, 상기 각 필드 산화막과 교차되는 두 개의 콘트롤 게이트 내측부의 상기 실리콘 기판에 형성되며, 제1콘택부를 갖는 드레인 영역과, 상기 두개의 콘트롤 게이트 외측부의 상기 실리콘 기판에 형성된 소오스 영역과, 상기 콘트롤 게이트와 교차되는 방향으로 형성된 다수의 제1콘택부를 포함하는 상부에 형성되며, 상기 다수의 제1콘택부를 통해 상기 드레인 영역과 접속되는 도전층 패턴과, 상기 도전층 패턴의 소정 부분에 형성되며, 비트 라인과 접속을 위한 제2콘택부로 이루어지는 것을 특징으로 하며, 본 발명에 따른 메모리 셀 어레이의 제조 방법은 실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트 가 적측된 구조의 게이트 전극을 형성하는 단계와, 상기 단계로부터 상기 게이트 전극 양측부의 상기 실리콘 기판에 불순물 이온을 주입하여 소오스 및 드레인 영역을 각각 형성하는 단계와, 상기 단계로부터 전체 상부면에 제1절연막 및 제2절연막을 순차적으로 형성한 후 상제 제2절연막의 표면을 평탄화시키는 단계와, 상기 단계로부터 제1콘택 마스크를 이용한 사진 및 제1식각 공정으로 상기 제2절연막 및 제1절연막을 식각하여 상기 드레인 영역이 노출되도록 제1콘택 홀을 형성하는 단계와, 상기 단계로부터 상기 제1콘택 홀의 측벽에 절연막 스페이서를 형성한 후 상기 제1콘택 홀이 매립되도록 상부면에 도전물을 증착하고 패터닝하여 도전층 패턴을 형성하는 단계와, 상기 단계로부터 상부면에 제3절연층을 형성한 후 제2콘택 마스크를 이용한 사진 및 제2식각 공정으로 상기 제3절연막을 식각하여 상기 도전층 패턴의 소정 부분이 노출되도록 제2콘택 홀을 형성하는 단계와, 상기 단계로부터 상기 제2콘택 홀이 매립되도록 상부면에 금속을 증착하여 비트 라인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3도는 본 발명에 따른 메모리 셀 어레이의 레이 아웃도로서,
실리콘 기판의 소자 분리 영역에 필드 산화막(21)이 각각 형성되며, 상기 각 필드 산화막(21)의 양측 상부를 교차되도록 지나며, 각각 연장되어 콘트롤 게이트(23)가 형성된다. 그리고 채널 지역의 상기 콘트롤 게이트(23)의 하부에는 플로팅 게이트(22)가 형성되며, 상기 플로팅 게이트(22)의 양측부는 상기 필드 산화막(21)과 소정 부분 중첩되도록 형성된다. 또한 상기 필드 산화막(21)과 교차되는 두 개의 콘트롤 게이트(23) 내측부의 상기 실리콘 기판에는 제1콘택부(26)를 갖는 드레인 영역(25)이 형성되며, 상기 두 개의 콘트롤 게이트(23) 외측부의 상기 실리콘 기판에는 소오스 영역(24)이 형성된다. 그리고 상기 콘트롤 게이트(23)와 교차되는 방향으로 형성되며 서로 인접하는 둘 또는 그 이상의 상기 제1콘택부(26)를 포함하는 상부에는 상기 콘트롤 게이트(23)와 교차되도록 도전층 패턴(27)이 형성되는데, 상기 도전층 패턴(27)의 소정 부분에는 비트 라인(비트 라인)과의 접속을 위한 제2콘택부(28)가 형성된다. 여기서 상기 제2콘택부(28) 주변의 상기 도전층 패턴(27)은 상기 제1콘택부(26)와 중첩되는 부분보다 넓게 형성된다. 그러므로 상기 다수의 제1콘택부(26)를 포함하는 상부에 형성된 도전층 패턴(27)에 의해 서로 인접하는 다수의 드레인 영역(25)이 접속되며, 상기 도전층 패턴(27)은 상기 제2콘택부(28)을 통해 상기 비트 라인과 접속된다. 그러면 상기와 같이 이루어지는 본 발명에 따른 메모리 셀 어레이의 제조 방법을 제4a도 내지 제4d도를 통해 설명하기로 한다.
제4a도는 실리콘 기판(30)상에 터널 산화막(37), 플로팅 게이트(22), 유전체막(38) 및 콘트롤 게이트(23)가 적층된 구조의 게이트 전극을 형성한 후 상기 게이트 전극 양측부의 상기 실리콘 기판(30)에 불순물 이온을 주입하여 소오스 및 드레인 영역(24 및 25)을 각각 형성한다. 전체 상부면에 제1절연막(39) 및 제2절연막(41)을 순차적으로 형성한 후 상기 제2절연막(41)의 표면을 평탄화시키고, 상기 제2절연막(41)상에 제1감광막(29)을 형성한다. 이후 제1콘택 마스크를 이용하여 상기 제1감광막(29)을 패터닝하고, 패터닝된 상기 제1감광막(29)을 마스크로 이용한 제1식각 공정으로 노출된 부분의 상기 제2절연막(41) 및 제1절연막(39)을 순차적으로 식각하여 상기 드레인 영역(25)이 노출되도록 제1콘택 홀(31)을 형성한 형태의 단면도로서, 이때 상기 제1콘택 홀(31)에 의해 상기 게이트 전극의 측벽이 노출된다. 그리고 상기 제1절연막(39)은 산화막으로 형성하며, 상기 제2절연막(41)은 BPSP막으로 형성한다.
제4b도는 상기 노출된 게이트 전극의 측벽을 절연시키기 위하여 상기 제1 콘택 홀(31)의 측벽에 절연막 스페이서(19)를 형성한 후 상기 제1콘택 홀(31)이 매립되거나 전체 상부면에 도전물을 증착하고 패터닝하여 도전층 패턴(27)을 형성한 상태의 단면도로서, 상기 도전층 패턴(27)은 상기 콘트롤 게이트(23)와 교차되는 방향으로 형성되며 서로 인접하는 두 개 또는 그 이상의 드레인 영역(25)이 서로 접속되도록 패터닝 된다.
제4c도는 전체 상부면에 제3절연층(33) 및 제2감광막(34)을 순차적으로 형성한 후 제2콘택 마스크를 이용하여 상기 제2감광막(34)을 패터닝하고, 패터닝된 상기 제2감광막(34)을 이용한 제2식각 공정으로 상기 제3절연막(33)을 식각하여 상기 도전층 패턴(27)의 소정 부분이 노출되도록 제2콘택 홀(35)을 형성한 상태의 단면도로서, 상기 제3도의 A-A' 부분을 절취한 상태가 된다. 여기서 상기 제2식각 공정은 상기 제2콘택 홀(35)의 단차를 감소시키기 위하여 먼저, 상기 제3절연층(33)을 소정 깊이 습식 시작한 다음 나머지 두께의 상기 제3절연층(33)을 건식 식각하여 형성한다.
제4d도는 상기 제2콘택 홀(35)이 매립되도록 전체 상부면에 금속을 증착하여 비트 라인(36)을 형성한 상태의 단면도이다.
상기 메모리 셀 어레이는 각 드레인 영역(25)에 제1콘택부(26)가 형성된다. 그리고 상기 콘트롤 게이트(23)와 교차되는 방향으로 형성되며 서로 인접하는 두 개 또는 그 이상의 드레인 영역(25)은 상기 제1콘택홀(31)을 통해 상기 도전층 패턴(27)과 서로 접속되며, 상기 도전층 패턴(27)은 제2콘택 홀(35)을 통해 상기 비트 라인(36)과 접속된다. 또한 상기 제1콘택 홀(31)의 측벽에는 상기 게이트 전극과 상기 도전층 패턴(27)간의 전기적 절연을 위해 절연막 스페이서(19)가 형성된다. 그러므로 상기 제1 및 제2콘택 홀(31 및 35)의 형성이 용이해지며, 상기 제1콘택 홀(31)과 상기 게이트 전극 그리고 상기 제1콘택 홀(31)과 상기 필드 산화막(21)간의 이격 거리를 최소화시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 콘트롤 게이트와 교차되는 방향으로 형성되며 서로 인접하는 다수의 드레인 영역을 도전층 패턴으로 접속시키고, 상기 도전층 패턴을 비트 라인과 접속시키므로써 상기 제1콘택 홀과 상기 콘트롤 게이트 그리고 상기 제1콘택 홀과 상기 필드 산화막간의 이격 거리를 최소화시킬 수 있다. 그러므로 소자의 집적도를 효과적으로 향상시키며, 소자의 제조 공정을 용이하게 실시할 수 있도록 하는 탁월한 효과가 있다.

Claims (8)

  1. 메모리 셀 어레이에 있어서, 실리콘 기판의 소자 분리 영역에 각각 형성된 필드산화막과, 상기 필드 산화막의 양측 상부를 교차되도록 지나며, 연장되어 형성된 콘트롤 게이트와 채널 지역의 상기 각 콘트롤 게이트 하부에 형성되며, 양측부가 상기 필드 산화막과 소정 부분 중첩된 플레팅 게이트와, 상기 각 필드 산화막과 교차되는 두 개의 콘트롤 게이트 내측부의 상기 실리콘 기판에 형성되며, 제1콘택부를 갖는 드레인 영역과, 상기 두 개의 콘트롤 게이트 외측부의 상기 실리콘 기판에 형성된 소오스 영역과, 상기 콘트롤 게이트와 교차되는 방향으로 형성된 다수의 제1콘택부를 포함하는 상부에 형성되며, 상기 다수의 제1콘택부를 통해 상기 드레인 영역과 접속되는 도전층 패턴과, 상기 도전층 패턴의 소정 부분에 형성되며, 비트 라인과의 접속을 위한 제2콘택부로 이루어지는 것을 특징으로 하는 메모리 셀 어레이.
  2. 제1항에 있어서, 상기 제2콘택부 주변의 상기 도전층 패턴은 상기 제1콘택부와 중첩되는 부분의 도전층 패턴보다 넓게 형성된 것을 특징으로 하는 메모리 셀 어레이.
  3. 메모리 셀 어레이 제조 방법에 있어서, 실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조의 게이트 전극을 형성하는 단계와, 상기 단계로부터 상기 게이트 전극 양측부의 상기 실리콘 기판에 불순물 이온을 주입하여 소오스 및 드레인 영역을 각각 형성하는 단계와, 상기 단계로부터 전체 상부면에 제1절연막 및 제2절연막을 순차적으로 형성한 후 상기 제2절연막의 표면을 평탄화시키는 단계와, 상기 단계로부터 제1콘택 마스크를 이용한 사진 및 제1식각 공정으로 상기 제2절연막 및 제1절연막을 식각하여 상기 드레인 영역이 노출되도록 제1콘택 홀을 형성하는 단계와, 상기 단계로부터 상기 제1콘택 홀의 측벽에 절연막 스페이서를 형성한 후 상기 제1콘택 홀이 매립되도록 상부면에 도전물을 증착하고 패터닝하여 도전층 패턴을 형성하는 단계와, 상기 단계로부터 전체 상부면에 제3절연층을 형성한 후 제2콘택 마스크를 이용한 사진 및 제2식각 공정으로 상기 제3절연막을 식각하여 상기 도전층 패턴의 소정 부분이 노출되도록 제2콘택 홀을 형성하는 단계와, 상기 단계로부터 상기 제2콘택 홀이 매립되도록 상부면에 금속을 증착하여 비트 라인을 형성하는 단계로 이루어지는 것을 특징으로 하는 메모리 셀 어레이 제조 방법.
  4. 제3항에 있어서, 상기 제1콘택홀은 측벽에 상기 게이트 전극의 측벽이 노출되도록 형성된 것을 특징으로 하는 메모리 셀 어레이 제조 방법.
  5. 제3항에 있어서, 제1절연막은 산화막으로 형성되며, 상기 제2절연막은 BPSP막으로 형성된 것을 특징으로 하는 메모리 셀 어레이 제조 방법.
  6. 제3항에 있어서, 상기 도전층 패턴은 상기 콘트롤 게이트와 교차되는 방향으로 형성된 다수의 드레인 영역이 서로 접속되도록 패터닝된 것을 특징으로 하는 메모리 셀 어레이 제조 방법.
  7. 제3항에 있어서, 상기 제2식각 공정은 상기 제3절연층을 소정 깊이 습식 식각하는 단계와, 상기 단계로부터 나머지 두께의 상기 제3절연층을 건식 식각하는 단계로 이루어지는 것을 특징으로 하는 메모리 셀 어레이 제조 방법.
  8. 제3항에 있어서, 상기 도전층 패턴은 서로 인접하는 두 개의 드레인 여역이 접속되도록 형성된 것을 특징으로 하는 메모리 셀 어레이 제조 방법.
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