KR20000031099A - 반도체소자의 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 플러그 형성방법에 관한 것으로, 종래의 일 실시예는 폴리실리콘의 에치-백과 화학기계적 연마공정에 따른 층간절연막의 평탄화로 인해 폴리실리콘의 손실이 있고, 전체적인 공정이 복잡하며, 배선간 이격거리가 좁은영역에 층간절연막을 채우게 되면 보이드가 형성되는 문제점이 있고, 다른 실시예는 폴리실리콘과 층간절연막에 각각 화학기계적 연마공정을 적용함에 따라 주변영역의 레지스터 두께를 확보하기 어렵고, 전체적인 공정이 복잡한 문제점이 있었다. 따라서, 본 발명은 절연막을 통해 절연된 배선이 각기 이격되어 형성된 반도체기판의 상부전면에 폴리실리콘을 증착하는 공정과; 사진식각공정을 통해 셀영역의 폴리플러그가 형성될 영역과 주변영역의 레지스터가 형성될 영역을 제외한 영역의 폴리실리콘을 식각하는 공정과; 반도체기판의 상부전면에 제1층간절연막을 증착하는 공정과; 상기 절연막이 노출될때까지 제1층간절연막과 폴리실리콘을 화학기계적 연마하여 평탄화하는 공정과; 상기 평탄화된 반도체기판의 상부전면에 제2층간절연막을 증착하는 공정으로 이루어지는 반도체소자의 플러그 형성방법을 통해 폴리실리콘의 에치-백에 따른 손실을 줄일 수 있고, 배선간 이격영역에 보이드의 형성을 방지하며, 폴리실리콘과 층간절연막을 동시에 평탄화 하면서, 주변영역의 레지스터 두께를 유지할 수 있어 공정단순화 및 공정마진 확보에 유리한 효과가 있다.

Description

반도체소자의 플러그 형성방법
본 발명은 반도체소자의 플러그(plug) 형성방법에 관한 것으로, 특히 연속적인 화학기계적 연마공정을 통해 층간절연막과 폴리실리콘을 연마하여 폴리플러그를 형성하기에 적당하도록 한 반도체소자의 플러그 형성방법에 관한 것이다.
일반적으로, 반도체메모리의 셀은 1개의 트랜지스터와 1개의 커패시터로 이루어지며, 통상 반도체기판 상에 게이트 및 소스/드레인으로 이루어지는 트랜지스터를 형성하고, 층간절연막을 통해 선택적으로 드레인과 소스의 상부에 각각 콘택 홀을 형성하여 비트라인과 커패시터의 스토리지 노드를 각기 접속한 후, 그 스토리지 노드 상에 유전막 및 플레이트 전극을 형성하여 커패시터를 제조하게 된다.
그러나, 반도체메모리가 고집적화됨에 따라 공정마진이 줄어들어 콘택 홀의 오정렬(misalign)이 발생하게 되고, 그에 따른 콘택의 접촉불량이나 게이트와 콘택의 단락이 발생되어 반도체메모리의 신뢰성을 저하시키는 요인이 되고 있다.
따라서, 최근에는 콘택 홀의 공정마진을 확보하기 위해 층간절연막상에 폴리플러그를 형성하여 비트라인과 커패시터의 스토리지 노드를 접속시키는 기술이 사용되고 있다.
상기한 바와같은 종래 반도체소자의 플러그 형성방법의 일 실시예를 도1a 내지 도1e에 도시한 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 절연막(3)을 통해 절연된 배선(2A∼2D)이 각기 이격되어 형성된 반도체기판(1)의 상부전면에 층간절연막(4)을 증착한다. 이때, 셀영역에 패터닝된 배선(2A∼2D)으로 인해 셀영역과 주변영역이 단차를 갖게 된다.
그리고, 도1b에 도시한 바와같이 사진식각공정을 통해 상기 층간절연막(4)을 식각하여 플러그가 형성될 영역에 콘택홀을 형성한다. 이때, 레지스터를 형성하기 위하여 주변영역에도 콘택홀이 형성된다.
그리고, 도1c에 도시한 바와같이 상기 콘택홀이 형성된 반도체기판(1)의 상부전면에 폴리실리콘(5)을 증착한다.
그리고, 도1d에 도시한 바와같이 상기 폴리실리콘(5)을 에치-백(etch-back)하여 셀영역과 주변영역에 폴리플러그(6A,6B)와 레지스터(7)를 형성한다.
그리고, 도1e에 도시한 바와같이 상기 폴리플러그(6A,6B)와 레지스터(7)가 형성된 반도체기판(1)의 상부전면에 층간절연막(8)을 증착한 후, 화학기계적 연마공정을 통해 평탄화한다.
한편, 종래 반도체소자의 플러그 형성방법의 다른 실시예를 도2a 내지 도2c에 도시한 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 절연막(13)을 통해 절연된 배선(12A∼12D)이 각기 이격되어 형성된 반도체기판(11)의 상부전면에 폴리실리콘(14)을 증착한 후, 화학기계적 연마공정을 통해 평탄화하여 배선(12A∼12D)간 이격영역에 폴리플러그(15A∼15C)를 형성한다. 이때, 셀영역에 패터닝된 배선(12A∼12D)으로 인해 셀영역과 주변영역이 단차를 갖게 된다.
그리고, 도2b에 도시한 바와같이 상기 폴리플러그(15A∼15C)가 형성된 반도체기판(11)의 상부전면에 포토레지스트를 도포한 후, 노광 및 현상하여 포토레지스트 패턴(PR1)을 형성하고, 그 포토레지스트 패턴(PR1)을 적용하여 노출된 폴리플러그(15B)를 식각한다. 이때, 주변영역에 형성된 폴리실리콘(14)도 패터닝하여 레지스터(16)를 형성한다.
그리고, 도2c에 도시한 바와같이 상기 포토레지스트 패턴(PR1)을 제거하고, 반도체기판(11)의 상부전면에 층간절연막(17)을 증착한 후, 화학기계적 연막공정을 통해 평탄화한다.
그러나, 상기한 바와같은 종래 플러그 형성방법의 일 실시예는 폴리실리콘을 에치-백하여 폴리플러그와 레지스터를 형성함에 따라 폴리실리콘의 손실(loss)이 있고, 폴리실리콘의 에치-백과 화학기계적 연마공정에 따른 층간절연막의 평탄화로 인해 전체적인 공정이 복잡하며, 반도체메모리의 고집적화에 따라 배선간 이격거리가 줄어들어 그 이격영역에 층간절연막을 채우게 되면 보이드(void)가 형성되는 문제점이 있었다. 또한 종래 플러그 형성방법의 다른 실시예는 폴리실리콘과 층간절연막에 각각 화학기계적 연마공정을 적용함에 따라 주변영역에 형성되는 레지스터의 두께를 확보하기 어렵고, 전체적인 공정이 복잡한 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 연속적인 화학기계적 연마공정을 통해 층간절연막과 폴리실리콘을 연마하여 폴리플러그를 형성시킬 수 있는 반도체소자의 플러그 형성방법을 제공하는데 있다.
도1은 종래 플러그 형성방법의 일 실시예를 보인 수순단면도.
도2는 종래 플러그 형성방법의 다른 실시예를 보인 수순단면도.
도3은 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
21:반도체기판 22A∼22D:배선
23,26:절연막 24:폴리실리콘
25:산화막 PR21:포토레지스트 패턴
상기한 바와같은 본 발명의 목적을 달성하기 위한 플러그 형성방법의 바람직한 일 실시예는 절연막을 통해 절연된 배선이 각기 이격되어 형성된 반도체기판의 상부전면에 폴리실리콘을 증착하는 공정과; 사진식각공정을 통해 셀영역의 폴리플러그가 형성될 영역과 주변영역의 레지스터가 형성될 영역을 제외한 영역의 폴리실리콘을 식각하는 공정과; 반도체기판의 상부전면에 제1층간절연막을 증착하는 공정과; 상기 절연막이 노출될때까지 제1층간절연막과 폴리실리콘을 화학기계적 연마하여 평탄화하는 공정과; 상기 평탄화된 반도체기판의 상부전면에 제2층간절연막을 증착하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 플러그 형성방법의 바람직한 일 실시예를 도3a 내지 도3e의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도3a에 도시한 바와같이 절연막(23)을 통해 절연된 배선(22A∼22D)이 각기 이격되어 형성된 반도체기판(21)의 상부전면에 폴리실리콘(24)을 증착한다. 이때, 절연막(23)은 이후에 산화막(25)과 폴리실리콘(24)의 화학기계적 연마공정시에 연마종점을 확보하기 위하여 산화막(25)과의 연마차(polishing rate)가 우수한 물질로 형성하며, 산화막(25)과의 연마차는 1:3 정도가 바람직하다.
그리고, 도3b에 도시한 바와같이 상기 폴리실리콘(24)의 상부에 포토레지스트를 도포한 후, 노광 및 현상하여 셀영역의 폴리플러그가 형성될 영역과 주변영역의 레지스터가 형성될 영역에 포토레지스트 패턴(PR21)을 형성하고, 그 포토레지스트 패턴(PR21)을 적용하여 폴리실리콘(24)을 식각한다.
그리고, 도3c에 도시한 바와같이 상기 포토레지스트 패턴(PR21)을 제거하고, 반도체기판(21)의 상부전면에 층간절연을 위한 산화막(25)을 증착한다.
그리고, 도3d에 도시한 바와같이 산화막 슬러리(oxide slurry)를 통해 상기 산화막(25)과 폴리실리콘(24)을 화학기계적 연마하여 평탄화한다. 이때, 산화막 슬러리는 산화막(25)과 폴리실리콘(24)의 연마선택성(polishing selectivity)이 약 1:1로 우수하므로, 화학기계적 연마공정이 연속 진행될 수 있으며, 상기 절연막(23)을 연마종점으로 하여 평탄화가 완료된다.
또한, 상기한 바와같이 화학기계적 연마공정이 수행된 후에는 산소가 포함된 케미컬(chemical)을 통해 노출된 폴리실리콘(24)의 표면을 산화시킨 후, 산화막 클리닝 케미컬을 이용하여 클리닝(cleaning)공정을 수행한다.
그리고, 도3e에 도시한 바와같이 상기 평탄화된 반도체기판(21)의 상부전면에 층간절연막(26)을 증착한다.
상기한 바와같은 본 발명에 의한 반도체소자의 플러그 형성방법은 폴리실리콘의 에치-백에 따른 손실을 줄일 수 있고, 배선간 이격영역에 플러그를 먼저 형성한 후, 층간절연막을 증착함에 따라 보이드의 형성을 방지하며, 폴리실리콘과 층간절연막을 동시에 평탄화 하면서, 주변영역의 레지스터 두께를 유지할 수 있어 공정단순화 및 공정마진 확보에 유리한 효과가 있다.

Claims (6)

  1. 절연막을 통해 절연된 배선이 각기 이격되어 형성된 반도체기판의 상부전면에 폴리실리콘을 증착하는 공정과; 사진식각공정을 통해 셀영역의 폴리플러그가 형성될 영역과 주변영역의 레지스터가 형성될 영역을 제외한 영역의 폴리실리콘을 식각하는 공정과; 반도체기판의 상부전면에 제1층간절연막을 증착하는 공정과; 상기 절연막이 노출될때까지 제1층간절연막과 폴리실리콘을 화학기계적 연마하여 평탄화하는 공정과; 상기 평탄화된 반도체기판의 상부전면에 제2층간절연막을 증착하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  2. 제 1항에 있어서, 상기 제1층간절연막과 폴리실리콘을 화학기계적 연마하여 평탄화할 때, 상기 절연막을 연마종점으로 사용하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  3. 제 2항에 있어서, 상기 절연막과 제1층간절연막의 연마차(polishing rate)는 1:3인 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  4. 제 3항에 있어서, 상기 제1층간절연막은 산화막인 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  5. 제 1항 또는 4항에 있어서, 상기 제1층간절연막과 폴리실리콘의 화학기계적 연마는 산화막 슬러리(oxide slurry)를 이용하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  6. 제 1항에 있어서, 상기 제1층간절연막과 폴리실리콘의 화학기계적 연마가 수행된 후에 산소가 포함된 케미컬(chemical)을 통해 노출된 폴리실리콘의 표면을 산화시킨 후, 산화막 클리닝 케미컬을 이용하여 클리닝하는 공정을 더 포함하여 구성되는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
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KR100366634B1 (ko) * 2000-10-27 2003-01-09 삼성전자 주식회사 반도체 소자의 제조 방법
KR100378200B1 (ko) * 2001-05-22 2003-03-29 삼성전자주식회사 반도체 소자의 콘택 플러그 형성방법

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