JP2005123224A - 半導体チップおよびその製造方法 - Google Patents
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Abstract
【課題】 同一半導体基板上に形成したトランジスタ素子と受光素子をともに高速化した半導体チップを提供する。
【解決手段】 第1導電型半導体基板4上に第2導電型半導体層5を形成し、受光素子2と第1トランジスタ素子3を設けた半導体チップであって、受光素子3部での第2導電型半導体層5の厚みt1は、第1トランジスタ素子部での第2導電型半導体層5の厚みt2よりも大きいことを特徴とする半導体チップ。
【選択図】図1
【解決手段】 第1導電型半導体基板4上に第2導電型半導体層5を形成し、受光素子2と第1トランジスタ素子3を設けた半導体チップであって、受光素子3部での第2導電型半導体層5の厚みt1は、第1トランジスタ素子部での第2導電型半導体層5の厚みt2よりも大きいことを特徴とする半導体チップ。
【選択図】図1
Description
本発明は、光を電気信号に変換する受光素子と、その信号を処理するトランジスタ素子などを同一半導体基板上に形成した半導体チップおよびその製造方法に関するものである。
光を電気信号へ変換する受光素子とその信号を処理するトランジスタ素子などを同一半導体基板上に形成した半導体チップは、例えばフォーカスエラー信号やトラッキングエラー信号を読み取って光ピックアップの制御を行ったり、RF信号を読み取ってディスク上の情報を読み取るのに利用されている。近年、データの高密度化が進み、それに伴って処理するデータ量が増えたことより高速化が強く要求されている。
受光素子については、Blu−ray Discなどデータの高密度化に対応して使用する光波長は短くなる傾向にあるため、短波長での高速性が要求されている。さらに、過去のデータとの互換性を担保する必要もあるため、長波長での高速性も同時に要求されている。そのような異なる波長の光に対して高速に応答する受光素子は、特許文献1に開示されている。
特開平10−107243号公報
一方、信号処理回路を構成するトランジスタ素子の高速化の手段としては、一般的に使用されるポリエミッタ構造、ダブルポリエミッタ構造などの他にトランジスタ素子を形成するエピタキシャル層を薄くする方法がある。エピタキシャル層厚を薄くする方法によれば、コレクタ抵抗の減少やベース走行時間の低減によりトランジスタ周波数特性が向上する。しかし、エピタキシャル層を薄くすると耐圧性が低下するため、エピタキシャル層の厚みの設定には注意が必要である。
図6は、特許文献1の技術を利用した半導体チップ31を示す。半導体チップ31は、受光素子32およびNPNトランジスタ素子33を有している。その構造は、P型半導体基板34上にN型エピタキシャル層35を有し、N型エピタキシャル層35上にはシリコン酸化膜36を有している。N型エピタキシャル層35は、P型半導体基板34との境界部のP+型埋め込み分離拡散層37およびP+型上部分離拡散層38によって区分されている。受光素子32は、さらにP+型埋め込み分離拡散層37およびP+型上部分離拡散層38によって区分され、N+型埋め込み拡散層39およびP+型上部拡散層40を有する分割フォトダイオード素子を構成している。またNPNトランジスタ素子33は、N+型埋め込み拡散層41、P+型内部ベース拡散層42、N+コレクタ補償拡散層43、P+型外部ベース拡散層44、N+型エミッタ拡散層45および各コンタクト層46〜48を設けることで、NPNトランジスタ素子33を構成している。
前記従来の半導体チップ31において、NPNトランジスタ素子33を高速化するためには、前述のように、エピタキシャル層35の厚みtを小さくすればよい。作動電圧が5Vであれば、トランジスタ素子特性は、エピタキシャル層35の厚みを1.0〜1.5μm程度としたときに最適となる。この時、NPNトランジスタの速度は、作動周波数fTmax=10GHz程度とすることができる。
しかし、受光素子32において、通常使用するバイアス条件(VR=1〜2.5V程度)の下でP+型上部拡散層40直下のN型エピタキシャル層35に広がる空乏層の厚さは、1.0〜2.5μm程度である。エピタキシャル層35の厚みtを小さくすると、受光素子32のP+型上部拡散層40とN+型埋め込み拡散層39との距離が小さくなり、Aで図示する部分の空乏層幅がせまくなる。これにより、受光素子32の寄生容量が増加してCR時定数成分(受光素子の寄生容量C、増幅回路や受光素子32の寄生抵抗Rの時、CR時定数成分=2πCR)により応答特性が悪くなる。また受光素子22の寄生容量によるインピーダンスによりノイズ特性が悪くなる。
以上のように、受光素子32とトランジスタ素子33のエピタキシャル層35の厚さtに対する特性は相反するものであり、それぞれを個別に最適化した半導体チップを形成することは困難であった。
そこで、本発明は、同一半導体基板上に形成したトランジスタ素子と受光素子をともに高速化した半導体チップを提供することを課題とする。
本発明による半導体チップは、第1導電型半導体基板上に第2導電型半導体層を形成し、受光素子と第1トランジスタ素子を設けた半導体チップであって、前記受光素子部での前記第2導電型半導体層の厚みは、前記第1トランジスタ素子部での前記第2導電型半導体層の厚みよりも大きいものとする。
この構成によれば、前記受光素子部での前記第2導電型半導体層が厚いために、前記受光素子の寄生容量が大きくならず、時定数を小さくすることができるので、前記受光素子を高速化できる。同時に、前記第1トランジスタ素子部での前記第2導電型半導体層が薄いために、前記第1トランジスタ素子も高速化できる。
また、本発明による半導体チップにおいて、前記第2導電型半導体層は、エピタキシャル成長法により形成されてもよい。
この構成によれば、本発明による半導体チップを一般的な方法で製造できる。
また、本発明による半導体チップにおいて、前記受光素子は、前記第1導電型半導体基板と前記第2導電型半導体層とからなるフォトダイオードであり、第1導電型分離拡散層により複数の領域に区分されており、前記第1導電型分離拡散層近傍に前記第1導電型半導体基板と前記第2導電型半導体層とにまたがって形成された第2導電型埋め込み拡散層を有し、前記第2導電型半導体層の上部に前記第2導電型埋め込み拡散層を覆うように第1導電型上部拡散層を有してもよい。さらに、前記受光素子部での前記第2導電型半導体層の厚みは、2.5〜4.0μmであってもよい。
この構成によれば、前記第1トランジスタ素子を高速化しながら、前記受光素子を短い波長の光と長い波長の光のいずれに対しても高速化することができる。
また、本発明による半導体チップにおいて、前記受光素子は、前記第2導電型半導体層と、該第2導電型半導体層の表層部に形成された第1導電型上部拡散層とからなるフォトダイオードであってもよい。さらに、前記受光素子部での前記第2導電型半導体層の厚みが1.5〜3.0μmであってもよい。
この構成によれば、簡素な構造で前記受光素子を高速化することができる。
また、本発明による半導体チップは、さらに、第2トランジスタ素子部を有し、前記第2トランジスタ素子部での前記第2導電型半導体層の厚みは、前記第1トランジスタ素子部での第2導電型半導体層の厚みよりも大きくてもよい。さらに、前記第2トランジスタ素子部での前記第2導電型半導体層の厚みは、前記第1トランジスタ素子部での第2導電型半導体層の厚みと等しくてもよい。
この構成によれば、前記半導体チップは、高速な前記第1トランジスタ素子の他に、高耐圧の第2トランジスタ素子を内蔵することができる。
本発明による半導体チップの製造方法は、第1導電型半導体基板上に第2導電型半導体層を形成し、該第2導電型半導体層の表面にシリコン酸化膜を形成し、1トランジスタ素子部以外の前記シリコン酸化膜を除去し、エピタキシャル成長法によって、前記第1トランジスタ素子部以外の前記第2導電方型半導体層をさらに厚く形成し、前記前記第2導電方型半導体層を厚くした部分に受光素子を設ける方法とする。
この方法によれば、前記第1トランジスタ素子部のシリコン酸化膜がさらなる前記第2導電型半導体のエピタキシャル成長を阻害するために、前記第1トランジスタ素子部以外の第2導電型半導体の厚さを選択的に増加させることができる。これにより、前記第1トランジスタ素子を高速化するとともに、前記受光素子を高速化することができ、またその他の素子を高耐圧とすることもできる。
また、本発明による半導体チップの製造方法は、第1導電型半導体基板上に第2導電型半導体層を形成し、該第2導電型半導体層の表面に第1シリコン酸化膜を形成し、前記第1シリコン酸化膜の上にシリコン窒化膜を形成し、第1トランジスタ素子部の前記シリコン窒化膜を除去し、前記第1トランジスタ素子部の前記第2導電型半導体層をエッチングにより薄くし、前記薄くした第1トランジスタ素子部の第2導電型半導体層の表面に第2シリコン酸化膜を形成し、前記シリコン窒化膜を除去し、前記第1シリコン酸化膜および前記第2シリコン酸化膜を除去し、前記エッチング時にシリコン窒化膜を有していた部分に受光素子を設ける方法としてもよい。
この方法によれば、前記シリコン窒化膜を除去した前記第1トランジスタ素子部の前記第2導電型半導体を選択的にエッチングして薄くすることができる。これにより、前記第1トランジスタ素子を高速化するとともに、前記受光素子を高速化することができ、またその他の素子を高耐圧とすることもできる。
受光素子とトランジスタ素子などを同一半導体基板上に形成した半導体チップにおいて、受光素子とトランジスタ素子のそれぞれに異なる厚みのエピタキシャル層を形成することで、それぞれの素子の応答速度や耐圧性を最適化することができ、より特性のよい半導体チップを得ることができる。
図1に本発明の第1の実施形態である半導体チップ1の断面図を示す。半導体チップ1は、受光素子2およびNPNトランジスタ素子3を有している。その構造は、P型半導体基板4上に受光素子2とNPNトランジスタ素子3とで厚みの異なるN+型エピタキシャル層5を有し、エピタキシャル層5の上にはシリコン酸化膜6を有している。エピタキシャル層5は、P型半導体基板4との境界部のP+型埋め込み分離拡散層7およびP+型上部分離拡散層8によって区分されている。受光素子2は、P+型埋め込み分離拡散層7およびP+型上部分離拡散層8によってさらに区分され、N+型埋め込み拡散層9およびP+型上部拡散層10を有する分割フォトダイオード素子である。またNPNトランジスタ3は、N+型埋め込み拡散層11、P+型内部ベース拡散層12、N+コレクタ補償拡散層13、P+型外部ベース拡散層14およびN+型エミッタ拡散層15が設けられ、さらにエミッタコンタクト層16、コレクタコンタクト層17およびベースコンタクト層18が設けられて構成されたトランジスタである。また、半導体チップ1は、さらに保護膜などを有してもよいが、ここでは図示していない。
受光素子2はN+型埋め込み拡散層9を有しており、長波長の光に対しても高速である。また、エピタキシャル層5の厚みt1は十分に大きいため、P+型上部拡散層10を有しており、直下のエピタキシャル層5に空乏層が形成され、浅い位置に発生する光キャリア吸い上げることができるため、短い波長の光に対しても高速である。一方、NPNトランジスタ3のエピタキシャル層5の厚みt2は小さいため、コレクタ抵抗が小さく、高速に動作可能である。
図2aから2iは、半導体チップ1の製造方法の各工程を示している。先ず、図2aに示すように、CZ−P型40Ωcmシリコン基板であるP型半導体基板4にN+型埋め込み拡散層9,11を形成した後、ボロンを1×1014atms/cm3程度イオン注入し、P+型埋め込み分離拡散層7を形成する。次に、図2bに示すように、エピタキシャル成長法によって濃度が5×1015atms/cm3程度のN型エピタキシャル層5を形成する。このとき、N型エピタキシャル層5の厚みは、最終的に形成しようとするNPNトランジスタ3でのN型エピタキシャル層5の厚みt2であり、作動電圧が5Vであれば、厚みt2は1.0〜1.5μmとすることが好ましい。
続いて、図2cに示すように、今、形成したN型エピタキシャル層5の表面を酸化し、シリコン酸化膜19を形成する。ここで、実際のシリコン酸化膜19は十分に薄く、エピタキシャル層5の厚みt2を有意に減少させるものではない。そして、NPNトランジスタ3部にレジスト膜を形成してからエッチングし、図2dに示すように、受光素子2のシリコン酸化膜19を除去する。それから、エピタキシャル成長法を行うと、NPNトランジスタ3では、シリコン酸化膜19がエピタキシャル層の成長を阻害するため、図2eに示すように、受光素子2のエピタキシャル層5のみが成長して厚くなる。そして、シリコン酸化膜19をエッチングにより除去すれば、図2fに示す状態となる。
そして、図2gに示すように、シリコン酸化膜19を除去し、ボロンを1×1014atms/cm3程度イオン注入してP+型上部分離拡散層8を形成する。さらに、図2hに示すように、リンやボロンをイオン注入して、受光素子2のP+型上部拡散層10およびNPNトランジスタ素子3のP+型内部ベース拡散層12やP+型外部ベース拡散層14を形成し、また、ヒ素を注入してN+コレクタ補償拡散層13やN+型エミッタ拡散層15を形成する。
さらに、図2iに示すように、N型エピタキシャル層5の表面を覆う酸化膜6を形成し、エミッタコンタクト層16、コレクタコンタクト層17およびベースコンタクト層18を設けることで受光素子2およびNPNトランジスタ3を有する半導体チップ1が製造される。
ここで、この半導体チップ1の受光素子2において、N+型埋込拡散層9の這い上がりは約1μmであり、P+型上部拡散層10の拡散深さは約0.5μmである。通常のバイアス条件(VR=1〜2.5V)では、N+型埋込拡散層9直下のエピタキシャル層5に、P+型上部拡散層10との境界面から1.0〜2.5μmの空乏層が広がるので、この空乏層が広がる領域を確保するために、受光素子2でのエピタキシャル層5の厚みt1は2.5〜4.0μmとすることが好ましい。
また、半導体チップ1は、図2aから図2fに示す工程に替えて、図3aから3fに示す工程によっても実現される。
図3aは、図2aと同じでありここまでは前述と同じ工程である。しかし、前述の図2bの工程では、NPNトランジスタ素子3に最適化した厚さt2のエピタキシャル層5を形成したが、図3bでは、受光素子2に最適化した厚さt1のエピタキシャル層5を形成する。次に、そのエピタキシャル層5の表面を酸化してシリコン酸化膜19を形成し、さらに、その上にシリコン窒化膜20をLP−CVD(減圧化学気相成長法)で形成する。そして受光素子2のシリコン窒化膜20上にレジスト膜を形成し、NPNトランジスタ3部のシリコン窒化膜20をエッチングにより除去し、さらに、図3cに示すように、NPNトランジスタ3部のシリコン酸化膜19をエッチングにより除去する。そして、CF4などのガスを用いてエッチングを行い、図3dに示すように、NPNトランジスタ3部のエピタキシャル層5をt2まで薄くする。さらに、図3eに示すように、NPNトランジスタ3部にLOCOS(選択酸化)によりシリコン酸化膜21を形成する。これにより、エピタキシャル層5を侵食することなくシリコン窒化膜20をエッチングにより除去することができ、シリコン窒化膜20を除去した後、シリコン酸化膜19および21をエッチングにより除去することで、図3fに示す状態となる。この図3fは、図2fと同じであり、以後は、前述の図2gから2iに示した工程によって半導体チップ1を製造することができる。
図4は、本発明の第2の実施形態である半導体チップ1aの断面を示す。半導体チップ1aは、半導体チップ1と同じ構造のNPNダイオード素子3を有しており、半導体チップ1との違いは、受光素子の構造である。半導体チップ1aの受光素子2’は、N型エピタキシャル層5と、N型エピタキシャル層5の表層部に設けたP+型上部拡散層22とのPN接合によってフォトダイオードを構成している。この受光素子2’は長波長の光に対する応答は遅いが、構造が単純であるので今後主流になる短波長光に特化して使用される構造である。
P+型上部拡散層22の拡散深さは約0.5μmであり、通常使用するバイアス条件(VR=1〜2.5V程度)の下で直下のN型エピタキシャル層5に広がる空乏層の厚さ、1.0〜2.5μm程度を確保するためには、受光素子2’部のエピタキシャル層5の厚さt1は、1.5〜3.0μmの範囲で設定することが好ましい。
ここでも、受光素子2’での厚さt1とNPNダイオード3での厚さt2が異なるエピタキシャル層5の製造方法は、第1実施形態である半導体チップ1について図2aから2fまたは図3aから3fに示した方法を適用することができる。
図5は、本発明の第3の実施形態である半導体チップ1bの断面図を示す。半導体チップ1bは、半導体チップ1と同じ構造の受光素子2およびNPNトランジスタ素子3を有すると共に、さらに、第2のNPNトランジスタ素子3’を有している。第2NPNトランジスタ素子3’でのエピタキシャル層5の厚みは、受光素子2でのエピタキシャル層5の厚みと同じである。
この構造によって、第2NPNトランジスタ素子3’は、第1のNPNトランジスタ素子3に比べて応答性では劣るが、高い耐圧性を有している。このようなNPNトランジスタ素子3’は出力部や静電対策素子などでの使用に適している。
さらに、第2NPNトランジスタ素子3’をより高耐圧にする必要がある場合には、図2bから2fに示した工程をさらに繰り返して、NPNトランジスタ素子3’のエピタキシャル層5の厚みだけをさらに大きくすればよい。
また、上記半導体チップ1,1aおよび1bは、NPNトランジスタを有しているが、PNPトランジスタやN型MOSまたはP型MOSトランジスタでも同様の効果が期待できる。
1,1a,1b 半導体チップ
2,2’ 受光素子
3 NPNダイオード素子
3’ 第2NPNダイオード素子
4 P型半導体基板
5 N型エピタキシャル層
7 P+型埋め込み分離拡散層
8 P+型上部分離拡散層
9 N+型埋め込み拡散層
10 P+型上部拡散層
19 シリコン酸化膜
20 シリコン窒化膜
21 シリコン酸化膜
2,2’ 受光素子
3 NPNダイオード素子
3’ 第2NPNダイオード素子
4 P型半導体基板
5 N型エピタキシャル層
7 P+型埋め込み分離拡散層
8 P+型上部分離拡散層
9 N+型埋め込み拡散層
10 P+型上部拡散層
19 シリコン酸化膜
20 シリコン窒化膜
21 シリコン酸化膜
Claims (10)
- 第1導電型半導体基板上に第2導電型半導体層を形成し、受光素子と第1トランジスタ素子を設けた半導体チップであって、
前記受光素子部での前記第2導電型半導体層の厚みは、前記第1トランジスタ素子部での前記第2導電型半導体層の厚みよりも大きいことを特徴とする半導体チップ。 - 前記第2導電型半導体層は、エピタキシャル成長法により形成されていることを特徴とする請求項1に記載の半導体チップ。
- 前記受光素子は、前記第1導電型半導体基板と前記第2導電型半導体層とからなるフォトダイオードであり、
第1導電型分離拡散層により複数の領域に区分されており、
前記第1導電型分離拡散層近傍に前記第1導電型半導体基板と前記第2導電型半導体層とにまたがって形成された第2導電型埋め込み拡散層を有し、
前記第2導電型半導体層の上部に前記第2導電型埋め込み拡散層を覆うように第1導電型上部拡散層を有することを特徴とする請求項1または2に記載の半導体チップ。 - 前記受光素子部での前記第2導電型半導体層の厚みは、2.5〜4.0μmであることを特徴とする請求項3に記載の半導体チップ。
- 前記受光素子は、前記第2導電型半導体層と、該第2導電型半導体層の表層部に形成された第1導電型上部拡散層とからなるフォトダイオードであることを特徴とする請求項1または2に記載の半導体チップ。
- 前記受光素子部での前記第2導電型半導体層の厚みが1.5〜3.0μmであることを特徴とする請求項5に記載の半導体チップ。
- さらに、第2トランジスタ素子部を有し、
前記第2トランジスタ素子部での前記第2導電型半導体層の厚みは、前記第1トランジスタ素子部での第2導電型半導体層の厚みよりも大きいことを特徴とする請求項1から5のいずれかに記載の半導体チップ。 - 前記第2トランジスタ素子部での前記第2導電型半導体層の厚みは、前記第1トランジスタ素子部での第2導電型半導体層の厚みと等しいことを特徴とする請求項7に記載の半導体チップ。
- 第1導電型半導体基板上に第2導電型半導体層を形成し、該第2導電型半導体層の表面にシリコン酸化膜を形成し、
第1トランジスタ素子部以外の前記シリコン酸化膜を除去し、
エピタキシャル成長法によって、前記第1トランジスタ素子部以外の前記第2導電方型半導体層をさらに厚く形成し、
前記前記第2導電方型半導体層を厚くした部分に受光素子を設けることを特徴とする半導体チップの製造方法。 - 第1導電型半導体基板上に第2導電型半導体層を形成し、該第2導電型半導体層の表面に第1シリコン酸化膜を形成し、
前記第1シリコン酸化膜の上にシリコン窒化膜を形成し、
第1トランジスタ素子部の前記シリコン窒化膜を除去し、
前記第1トランジスタ素子部の前記第2導電型半導体層をエッチングにより薄くし、
前記薄くした第1トランジスタ素子部の第2導電型半導体層の表面に第2シリコン酸化膜を形成し、
前記シリコン窒化膜を除去し、
前記第1シリコン酸化膜および前記第2シリコン酸化膜を除去し、
前記エッチング時にシリコン窒化膜を有していた部分に受光素子を設けることを特徴とする半導体チップの製造方法。
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