JP2001148503A - 受光装置 - Google Patents
受光装置Info
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- JP2001148503A JP2001148503A JP33161399A JP33161399A JP2001148503A JP 2001148503 A JP2001148503 A JP 2001148503A JP 33161399 A JP33161399 A JP 33161399A JP 33161399 A JP33161399 A JP 33161399A JP 2001148503 A JP2001148503 A JP 2001148503A
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Abstract
(57)【要約】
【課題】 光ピックアップなどの信号処理の速度向上に
対応できるように応答速度の向上に適した受光装置とす
ると、光電流のリークが発生する。 【解決手段】 アノードとなる複数のＰ+型表面拡散層
６ａ，６ｂ間にＮ+型表面拡散層８を配置して、Ｐ+型表
面拡散層６間に生成するＰ型チャネルを通じての光電流
のリークを抑制する。また、Ｐ+型表面拡散層６ａ，６
ｂ全体をＮ+型表面拡散層４により囲むことにより、Ｐ+
型表面拡散層６ａ，６ｂからＰ+型分離層３への光電流
のリークを抑制する。
対応できるように応答速度の向上に適した受光装置とす
ると、光電流のリークが発生する。 【解決手段】 アノードとなる複数のＰ+型表面拡散層
６ａ，６ｂ間にＮ+型表面拡散層８を配置して、Ｐ+型表
面拡散層６間に生成するＰ型チャネルを通じての光電流
のリークを抑制する。また、Ｐ+型表面拡散層６ａ，６
ｂ全体をＮ+型表面拡散層４により囲むことにより、Ｐ+
型表面拡散層６ａ，６ｂからＰ+型分離層３への光電流
のリークを抑制する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、受光装置に関する
ものであり、さらに詳しくは光ディスク装置の光ピック
アップなどに好適な半導体受光装置に関するものであ
る。
ものであり、さらに詳しくは光ディスク装置の光ピック
アップなどに好適な半導体受光装置に関するものであ
る。
【０００２】
【従来の技術】光ディスク装置において光電変換装置と
して用いられる光ピックアップには、光検出部と増幅回
路とが組み込まれた半導体受光装置（回路内蔵受光装
置）が用いられている。光ピックアップなどにおける信
号処理の高速化に伴い、半導体受光装置の光検出部にお
ける応答速度の向上が求められている。
して用いられる光ピックアップには、光検出部と増幅回
路とが組み込まれた半導体受光装置（回路内蔵受光装
置）が用いられている。光ピックアップなどにおける信
号処理の高速化に伴い、半導体受光装置の光検出部にお
ける応答速度の向上が求められている。
【０００３】従来から使用されている回路内蔵受光装置
を図８および図９に例示する。ここで、図８は図９のＤ
Ｄ’断面を示す。この受光装置では、光検出部が、バイ
ポーラ型トランジスタなどの増幅回路が形成された図外
領域とＰ+型分離層１０３により分離されている。Ｐ型
半導体基板１０１上にエピタキシャル成長により形成さ
れたＮ-型半導体層１０２には、アノードとなるＰ+型表
面拡散層１０６およびカソードとなるＮ+型表面拡散層
１０４が形成されている。Ｐ+型表面拡散層１０６およ
びＮ+型表面拡散層１０４は、それぞれシリコン酸化膜
などからなる反射防止膜１１１の切り欠き部分に形成し
たアノード電極１１６およびカソード電極１１４に接続
している。カソード電極１１４には、電源１１０から逆
バイアス電圧が印加される。
を図８および図９に例示する。ここで、図８は図９のＤ
Ｄ’断面を示す。この受光装置では、光検出部が、バイ
ポーラ型トランジスタなどの増幅回路が形成された図外
領域とＰ+型分離層１０３により分離されている。Ｐ型
半導体基板１０１上にエピタキシャル成長により形成さ
れたＮ-型半導体層１０２には、アノードとなるＰ+型表
面拡散層１０６およびカソードとなるＮ+型表面拡散層
１０４が形成されている。Ｐ+型表面拡散層１０６およ
びＮ+型表面拡散層１０４は、それぞれシリコン酸化膜
などからなる反射防止膜１１１の切り欠き部分に形成し
たアノード電極１１６およびカソード電極１１４に接続
している。カソード電極１１４には、電源１１０から逆
バイアス電圧が印加される。
【０００４】カソード抵抗を低下させて応答速度を上げ
るために、Ｐ型半導体基板１０１とＮ-型半導体層１０
２との界面付近に、高い不純物濃度を有する埋め込み層
（Ｎ+型埋め込み層１０５）を形成することが提案され
ている。応答速度の向上には、光入射に伴ってエピタキ
シャル成長膜に発生する少数キャリア（図示した装置で
は正孔）の拡散走行時間が長いことも問題となる。そこ
で、少数キャリアが電界によりドリフト走行する空乏層
１０７を拡げるため、エピタキシャル成長膜の比抵抗は
高く保たれている（不純物濃度が低いＮ-型半導体層１
０２として形成される）。
るために、Ｐ型半導体基板１０１とＮ-型半導体層１０
２との界面付近に、高い不純物濃度を有する埋め込み層
（Ｎ+型埋め込み層１０５）を形成することが提案され
ている。応答速度の向上には、光入射に伴ってエピタキ
シャル成長膜に発生する少数キャリア（図示した装置で
は正孔）の拡散走行時間が長いことも問題となる。そこ
で、少数キャリアが電界によりドリフト走行する空乏層
１０７を拡げるため、エピタキシャル成長膜の比抵抗は
高く保たれている（不純物濃度が低いＮ-型半導体層１
０２として形成される）。
【０００５】Ｐ+型表面拡散層１０６とＰ+分離層１０３
とを一体として形成した受光装置も知られているが、応
答速度向上のためには、ｐｎ接合の容量を低く押さえて
ＣＲ時定数を抑制するほうが有利である。そこで、受光
装置を高速化する必要がある場合には、図示したよう
に、Ｐ+型分離層１０３はＰ+型表面拡散層１０６から離
間して形成され、アース電極１１３に接続される。
とを一体として形成した受光装置も知られているが、応
答速度向上のためには、ｐｎ接合の容量を低く押さえて
ＣＲ時定数を抑制するほうが有利である。そこで、受光
装置を高速化する必要がある場合には、図示したよう
に、Ｐ+型分離層１０３はＰ+型表面拡散層１０６から離
間して形成され、アース電極１１３に接続される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ように光検出部を応答速度向上に適した構造へと改善す
ると、光電流がリークするという新たな問題が生じるよ
うになった。図８および図９に示した受光装置のＰ+型
表面拡散層１０６からＰ+型分離層１０３にかけては、
ｐｎｐ型トランジスタが寄生素子として存在している。
図１０に示したように、このトランジスタのゲート電極
には、高比抵抗のＮ-型半導体層１０２からなる寄生抵
抗が介在していることになる。また、差動増幅器として
表される増幅回路に所定の電圧Ｖrefが印加され、アノ
ードもアース電位からＶrefだけ高い電圧に保持され
る。このため、寄生素子であるトランジスタがオン状態
となる条件が整い、リーク電流１００が発生していた。
ように光検出部を応答速度向上に適した構造へと改善す
ると、光電流がリークするという新たな問題が生じるよ
うになった。図８および図９に示した受光装置のＰ+型
表面拡散層１０６からＰ+型分離層１０３にかけては、
ｐｎｐ型トランジスタが寄生素子として存在している。
図１０に示したように、このトランジスタのゲート電極
には、高比抵抗のＮ-型半導体層１０２からなる寄生抵
抗が介在していることになる。また、差動増幅器として
表される増幅回路に所定の電圧Ｖrefが印加され、アノ
ードもアース電位からＶrefだけ高い電圧に保持され
る。このため、寄生素子であるトランジスタがオン状態
となる条件が整い、リーク電流１００が発生していた。
【０００７】また、空乏層を拡げるためにエピタキシャ
ル成長膜を高比抵抗とすると、多分割型の受光装置の場
合には、アノード間で光電流がリークするという問題も
生じていた。図１１に示すように、例えば光ピックアッ
プ用受光装置は、光電流比から光学情報記録媒体に照射
されるレーザ光の光スポット位置などを割り出すため
に、受光領域が複数に分割され、分割された領域ごとに
アノードとなるＰ+型表面拡散層１０６ａ，１０６ｂが
形成される。このような受光装置では、エピタキシャル
成長膜の不純物濃度が低く比抵抗が高いとアノード間に
Ｐ型チャネルが形成されやすくなる。このため、Ｐ+型
表面拡散層１０６ａ，１０６ｂ間にリーク電流が発生し
やすい状態となる。アノード間にリーク電流１２０が発
生すると、光電流比の正確な検出が困難となって光ピッ
クアップ誤動作の原因となる。
ル成長膜を高比抵抗とすると、多分割型の受光装置の場
合には、アノード間で光電流がリークするという問題も
生じていた。図１１に示すように、例えば光ピックアッ
プ用受光装置は、光電流比から光学情報記録媒体に照射
されるレーザ光の光スポット位置などを割り出すため
に、受光領域が複数に分割され、分割された領域ごとに
アノードとなるＰ+型表面拡散層１０６ａ，１０６ｂが
形成される。このような受光装置では、エピタキシャル
成長膜の不純物濃度が低く比抵抗が高いとアノード間に
Ｐ型チャネルが形成されやすくなる。このため、Ｐ+型
表面拡散層１０６ａ，１０６ｂ間にリーク電流が発生し
やすい状態となる。アノード間にリーク電流１２０が発
生すると、光電流比の正確な検出が困難となって光ピッ
クアップ誤動作の原因となる。
【０００８】図１２に示すように、Ｐ型チャネル１１９
の主要な形成要因は、反射防止膜としてシリコン酸化膜
１１７とともに形成されるシリコン窒化膜１１８がワイ
ヤボンディング工程などチップ切断後の組み立て工程に
おいて負に帯電することである。シリコン窒化膜１１８
が負に帯電すると表面反転層としてＰ型チャネル１１９
が形成される。なお、図示した形態とはＰ型およびＮ型
が逆の受光装置であっても、シリコンと接するシリコン
酸化膜に生じる正の界面電荷の影響により、Ｐ -型半導
体層にＮ型チャネルが形成されやすくなり、上記と同
様、光ピックアップの誤動作の原因となるリーク電流が
生じやすくなる。
の主要な形成要因は、反射防止膜としてシリコン酸化膜
１１７とともに形成されるシリコン窒化膜１１８がワイ
ヤボンディング工程などチップ切断後の組み立て工程に
おいて負に帯電することである。シリコン窒化膜１１８
が負に帯電すると表面反転層としてＰ型チャネル１１９
が形成される。なお、図示した形態とはＰ型およびＮ型
が逆の受光装置であっても、シリコンと接するシリコン
酸化膜に生じる正の界面電荷の影響により、Ｐ -型半導
体層にＮ型チャネルが形成されやすくなり、上記と同
様、光ピックアップの誤動作の原因となるリーク電流が
生じやすくなる。
【０００９】本発明は、上記事情に鑑み、高速化に適し
た構造を有しながらも、光電流のリークが抑制できる受
光装置を提供することを目的とする。
た構造を有しながらも、光電流のリークが抑制できる受
光装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の受光装置は、第１導電型の半導体基
板と、この半導体基板上に形成された第２導電型の半導
体層と、この半導体層の表面の所定領域を囲み、上記表
面から上記半導体基板に達するように形成された第１導
電型の分離層とを含み、上記半導体層の表面に、上記分
離層から離間するように上記所定領域に形成された第１
導電型の第１表面拡散層と、この第１表面拡散層を囲む
ように上記第１表面拡散層と上記分離層との間に配置さ
れ、上記半導体層よりも高濃度の不純物を有する第２導
電型の第２表面拡散層とが形成されていることを特徴と
する。
に、本発明の第１の受光装置は、第１導電型の半導体基
板と、この半導体基板上に形成された第２導電型の半導
体層と、この半導体層の表面の所定領域を囲み、上記表
面から上記半導体基板に達するように形成された第１導
電型の分離層とを含み、上記半導体層の表面に、上記分
離層から離間するように上記所定領域に形成された第１
導電型の第１表面拡散層と、この第１表面拡散層を囲む
ように上記第１表面拡散層と上記分離層との間に配置さ
れ、上記半導体層よりも高濃度の不純物を有する第２導
電型の第２表面拡散層とが形成されていることを特徴と
する。
【００１１】本発明の第１の受光装置では、第２表面拡
散層が第１表面拡散層と分離層との間のリーク電流を抑
制する。
散層が第１表面拡散層と分離層との間のリーク電流を抑
制する。
【００１２】また、上記目的を達成するために、本発明
の第２の受光装置は、第１導電型の半導体基板と、この
半導体基板上に形成された第２導電型の半導体層と、こ
の半導体層の表面の所定領域を囲み、上記表面から上記
半導体基板に達するように形成された第１導電型の分離
層とを含み、上記半導体層の表面に、上記分離層から離
間するように上記所定領域に形成された複数の第１導電
型の第１表面拡散層と、この複数の第１表面拡散層の間
に配置され、上記半導体層よりも高濃度の不純物を有す
る第２導電型の第２表面拡散層とが形成されていること
を特徴とする。
の第２の受光装置は、第１導電型の半導体基板と、この
半導体基板上に形成された第２導電型の半導体層と、こ
の半導体層の表面の所定領域を囲み、上記表面から上記
半導体基板に達するように形成された第１導電型の分離
層とを含み、上記半導体層の表面に、上記分離層から離
間するように上記所定領域に形成された複数の第１導電
型の第１表面拡散層と、この複数の第１表面拡散層の間
に配置され、上記半導体層よりも高濃度の不純物を有す
る第２導電型の第２表面拡散層とが形成されていること
を特徴とする。
【００１３】本発明の第２の受光装置では、第２表面拡
散層が上記複数の第１表面拡散層間のリーク電流を抑制
する。この受光装置では、複数の第１表面拡散層が、そ
れぞれ、第２表面拡散層に囲まれていることが好まし
い。第１表面拡散層間のリーク電流とともに、第１表面
拡散層と分離層との間のリーク電流を抑制できるからで
ある。
散層が上記複数の第１表面拡散層間のリーク電流を抑制
する。この受光装置では、複数の第１表面拡散層が、そ
れぞれ、第２表面拡散層に囲まれていることが好まし
い。第１表面拡散層間のリーク電流とともに、第１表面
拡散層と分離層との間のリーク電流を抑制できるからで
ある。
【００１４】本発明の受光装置では、第２表面拡散層
が、第１表面拡散層よりも、半導体層の表面から深い位
置にまで形成されていることが好ましい。また、半導体
基板と半導体層との間に半導体層よりも高濃度の不純物
を有する第２導電型の埋め込み層が形成され、第２表面
拡散層が、上記半導体層の表面から上記埋め込み層に達
するように形成されていることがさらに好ましい。リー
ク電流をより効果的に抑制できるからである。
が、第１表面拡散層よりも、半導体層の表面から深い位
置にまで形成されていることが好ましい。また、半導体
基板と半導体層との間に半導体層よりも高濃度の不純物
を有する第２導電型の埋め込み層が形成され、第２表面
拡散層が、上記半導体層の表面から上記埋め込み層に達
するように形成されていることがさらに好ましい。リー
ク電流をより効果的に抑制できるからである。
【００１５】第２表面拡散層の形成によってリーク電流
は抑制されるものの、この第２表面拡散層またはその近
傍に光が照射されると応答速度の向上に支障が生じる場
合がある。そこで、本発明の受光装置では、第２表面拡
散層がカソード電極に接続され、このカソード電極が、
分離層および分離層に囲まれた半導体層内に形成される
空乏層から選ばれる少なくとも一方の少なくとも一部を
覆うように配置されていることが好ましい。また、カソ
ード電極が、第１表面拡散層を囲み、かつ空乏層の少な
くとも一部の上方から分離層の少なくとも一部の上方ま
でを覆うように配置されていることがさらに好ましい。
は抑制されるものの、この第２表面拡散層またはその近
傍に光が照射されると応答速度の向上に支障が生じる場
合がある。そこで、本発明の受光装置では、第２表面拡
散層がカソード電極に接続され、このカソード電極が、
分離層および分離層に囲まれた半導体層内に形成される
空乏層から選ばれる少なくとも一方の少なくとも一部を
覆うように配置されていることが好ましい。また、カソ
ード電極が、第１表面拡散層を囲み、かつ空乏層の少な
くとも一部の上方から分離層の少なくとも一部の上方ま
でを覆うように配置されていることがさらに好ましい。
【００１６】本発明の受光装置は、分離層が接地され、
第１表面拡散層がアノード電極に接続され、第２表面拡
散層がカソード電極に接続され、上記アノード電極と上
記カソード電極との間に逆バイアス電圧が印加され、上
記アノード電極を増幅手段に接続していることが好まし
い。
第１表面拡散層がアノード電極に接続され、第２表面拡
散層がカソード電極に接続され、上記アノード電極と上
記カソード電極との間に逆バイアス電圧が印加され、上
記アノード電極を増幅手段に接続していることが好まし
い。
【００１７】
【発明の実施の形態】以下、本発明の好ましい形態を図
面を参照しながら説明する。 （第１の実施形態）図１（図２のＡＡ’断面図）および
図２に示すように、本実施形態では、Ｐ型半導体基板１
上にエピタキシャル成長により形成されたＮ-型半導体
層２の表面に、Ｎ-型半導体層とは逆導電型のＰ+型表面
拡散層６と、Ｎ-型半導体層と同導電型であって不純物
濃度がより高いＮ+型表面拡散層４とが形成されてい
る。本実施形態の受光装置では、従来とは異なり、Ｐ+
型分離層３により囲まれた受光領域において、Ｎ+型表
面拡散層４がＰ+型表面拡散層６を囲むように配置され
ている。
面を参照しながら説明する。 （第１の実施形態）図１（図２のＡＡ’断面図）および
図２に示すように、本実施形態では、Ｐ型半導体基板１
上にエピタキシャル成長により形成されたＮ-型半導体
層２の表面に、Ｎ-型半導体層とは逆導電型のＰ+型表面
拡散層６と、Ｎ-型半導体層と同導電型であって不純物
濃度がより高いＮ+型表面拡散層４とが形成されてい
る。本実施形態の受光装置では、従来とは異なり、Ｐ+
型分離層３により囲まれた受光領域において、Ｎ+型表
面拡散層４がＰ+型表面拡散層６を囲むように配置され
ている。
【００１８】本実施形態の受光装置でも、従来から提案
されているように、Ｐ+型表面拡散層６はアノード電極
１６を介して増幅回路へと接続されている。また、Ｐ+
型分離層３はＰ+型表面拡散層から離間して形成され、
アース電極１３に接続されて接地されている。また、空
乏層７を広げるために、Ｎ-型半導体層２は高比抵抗
（例えば５〜１００Ωｃｍ）のエピタキシャル成長膜と
されている。しかし、本実施形態の受光装置では、上記
のようにＮ+型表面拡散層４を配置することにより、寄
生素子であるトランジスタのベース電極の不純物濃度が
高く保持されてこの部分でのエネルギー障壁が高くなっ
ているため、Ｐ+型表面拡散層６からＰ+型分離層３への
光電流のリークが効果的に防止されている。なお、Ｎ+
型表面拡散層４が接続しているカソード電圧１４には電
源１０から逆バイアス電圧が印加される。
されているように、Ｐ+型表面拡散層６はアノード電極
１６を介して増幅回路へと接続されている。また、Ｐ+
型分離層３はＰ+型表面拡散層から離間して形成され、
アース電極１３に接続されて接地されている。また、空
乏層７を広げるために、Ｎ-型半導体層２は高比抵抗
（例えば５〜１００Ωｃｍ）のエピタキシャル成長膜と
されている。しかし、本実施形態の受光装置では、上記
のようにＮ+型表面拡散層４を配置することにより、寄
生素子であるトランジスタのベース電極の不純物濃度が
高く保持されてこの部分でのエネルギー障壁が高くなっ
ているため、Ｐ+型表面拡散層６からＰ+型分離層３への
光電流のリークが効果的に防止されている。なお、Ｎ+
型表面拡散層４が接続しているカソード電圧１４には電
源１０から逆バイアス電圧が印加される。
【００１９】特に制限されないが、Ｎ+型表面拡散層４
の不純物濃度は、平均の抵抗率で換算して０．００５〜
０．０１Ωｃｍ程度が好ましい。平均の抵抗率が高すぎ
るとシリーズ抵抗が大きくなり、応答速度を低下させ
る。
の不純物濃度は、平均の抵抗率で換算して０．００５〜
０．０１Ωｃｍ程度が好ましい。平均の抵抗率が高すぎ
るとシリーズ抵抗が大きくなり、応答速度を低下させ
る。
【００２０】また、Ｎ+型表面拡散層４は、Ｐ+型表面拡
散層６の下方においてＰ型半導体基板１とＮ-型半導体
層２との間に形成されたＮ+型埋め込み層５に達する深
さにまで形成されている。このように本実施形態の受光
装置では、応答速度向上のため、Ｐ+型表面拡散層６お
よびその周囲の空乏層７の下方および側方をＮ+型領域
で囲むことにより、カソード抵抗を低減させている。
散層６の下方においてＰ型半導体基板１とＮ-型半導体
層２との間に形成されたＮ+型埋め込み層５に達する深
さにまで形成されている。このように本実施形態の受光
装置では、応答速度向上のため、Ｐ+型表面拡散層６お
よびその周囲の空乏層７の下方および側方をＮ+型領域
で囲むことにより、カソード抵抗を低減させている。
【００２１】なお、本実施形態の受光装置は、従来から
適宜実施されてきたように、半導体基板への不純物のイ
オン注入、半導体膜のエピタキシャル成長、熱処理によ
る不純物の拡散、熱酸化によるシリコン基板の表面酸化
などの諸工程により製造できる。また、図示を省略する
が、上記半導体層の上方には、反射防止膜に加え、遮光
膜、表面保護膜などが必要に応じて形成される。さら
に、分離層により隔てられた隣接領域には、バイポーラ
型トランジスタなどの増幅回路や演算回路が適宜形成さ
れる。
適宜実施されてきたように、半導体基板への不純物のイ
オン注入、半導体膜のエピタキシャル成長、熱処理によ
る不純物の拡散、熱酸化によるシリコン基板の表面酸化
などの諸工程により製造できる。また、図示を省略する
が、上記半導体層の上方には、反射防止膜に加え、遮光
膜、表面保護膜などが必要に応じて形成される。さら
に、分離層により隔てられた隣接領域には、バイポーラ
型トランジスタなどの増幅回路や演算回路が適宜形成さ
れる。
【００２２】（第２の実施形態）図３（図４のＢＢ’断
面図）および図４に示すように、本実施形態では、Ｎ-
型半導体層２の表面に、複数のＰ+型表面拡散層６ａ〜
６ｄとＮ+型表面拡散層４，８とが形成されている。Ｎ+
型表面拡散層は、Ｐ+型表面拡散層６ａ〜６ｄを囲む層
４と、Ｐ+型表面拡散層６ａ〜６ｄ間に配置された層８
とから構成されている。本実施形態では、従来とは異な
り、Ｐ+型表面拡散層６ａ〜６ｄの各々をＮ+型表面拡散
層４，８が囲むように配置されている。
面図）および図４に示すように、本実施形態では、Ｎ-
型半導体層２の表面に、複数のＰ+型表面拡散層６ａ〜
６ｄとＮ+型表面拡散層４，８とが形成されている。Ｎ+
型表面拡散層は、Ｐ+型表面拡散層６ａ〜６ｄを囲む層
４と、Ｐ+型表面拡散層６ａ〜６ｄ間に配置された層８
とから構成されている。本実施形態では、従来とは異な
り、Ｐ+型表面拡散層６ａ〜６ｄの各々をＮ+型表面拡散
層４，８が囲むように配置されている。
【００２３】本実施形態の受光装置でも、従来から提案
されているように、光電流比から情報を得るべく、複数
のＰ+型表面拡散層６ａ〜６ｄが個々にアノード電極１
６ａ〜１６ｄを介して別の増幅回路へと接続されてい
る。また、空乏層７を広げるために、Ｎ-型半導体層２
は高比抵抗（例えば５〜１００Ωｃｍ）のエピタキシャ
ル成長膜とされている。しかし、上記のようにＮ+型表
面拡散層８を配置することにより、本実施形態の受光装
置では、Ｐ+型表面拡散層６ａ〜６ｄ間における光電流
のリークが効果的に防止されている。ここでも、Ｎ+型
表面拡散層４，８の平均抵抗率は、第１の実施形態で説
明した理由から、０．００５〜０．０１Ωｃｍ程度が好
ましい。
されているように、光電流比から情報を得るべく、複数
のＰ+型表面拡散層６ａ〜６ｄが個々にアノード電極１
６ａ〜１６ｄを介して別の増幅回路へと接続されてい
る。また、空乏層７を広げるために、Ｎ-型半導体層２
は高比抵抗（例えば５〜１００Ωｃｍ）のエピタキシャ
ル成長膜とされている。しかし、上記のようにＮ+型表
面拡散層８を配置することにより、本実施形態の受光装
置では、Ｐ+型表面拡散層６ａ〜６ｄ間における光電流
のリークが効果的に防止されている。ここでも、Ｎ+型
表面拡散層４，８の平均抵抗率は、第１の実施形態で説
明した理由から、０．００５〜０．０１Ωｃｍ程度が好
ましい。
【００２４】なお、ここでは、複数のＰ+型表面拡散層
６ａ〜６ｄが全体としてＮ+型表面拡散層４に囲まれた
形態について説明した。この形態によれば、第１の実施
形態と同様、Ｐ+型表面拡散層６ａ〜６ｄからＰ+型分離
層３へのリーク電流も抑制できる。しかし、これに限る
ことなく、図５に示したように、カソードとなるＮ+型
表面拡散層を除いては、Ｐ+型表面拡散層６ａ〜６ｄ間
にのみＮ+型表面拡散層８を配置してもＰ+型表面拡散層
間のリーク電流は抑制できる。また、ここでは、４つの
Ｐ+型表面拡散層６ａ〜６ｄを田の字状に区分けした形
態について説明したが、Ｐ+型表面拡散層の個数および
配列の方法に特に制限はない。
６ａ〜６ｄが全体としてＮ+型表面拡散層４に囲まれた
形態について説明した。この形態によれば、第１の実施
形態と同様、Ｐ+型表面拡散層６ａ〜６ｄからＰ+型分離
層３へのリーク電流も抑制できる。しかし、これに限る
ことなく、図５に示したように、カソードとなるＮ+型
表面拡散層を除いては、Ｐ+型表面拡散層６ａ〜６ｄ間
にのみＮ+型表面拡散層８を配置してもＰ+型表面拡散層
間のリーク電流は抑制できる。また、ここでは、４つの
Ｐ+型表面拡散層６ａ〜６ｄを田の字状に区分けした形
態について説明したが、Ｐ+型表面拡散層の個数および
配列の方法に特に制限はない。
【００２５】複数のＰ+型表面拡散層の間に形成される
Ｎ+型表面拡散層８は、Ｎ-型半導体層２の深くにまで形
成し過ぎると、空乏層の拡がりが制限されて応答速度が
低下することがある。このため、Ｎ+型表面拡散層８
は、隣接するＰ+型表面拡散層の深さの１〜２倍程度の
深さにまで形成することが好ましい。
Ｎ+型表面拡散層８は、Ｎ-型半導体層２の深くにまで形
成し過ぎると、空乏層の拡がりが制限されて応答速度が
低下することがある。このため、Ｎ+型表面拡散層８
は、隣接するＰ+型表面拡散層の深さの１〜２倍程度の
深さにまで形成することが好ましい。
【００２６】（第３の実施形態）図６（図７のＣＣ’断
面図）および図７に示すように、本実施形態の受光装置
では、図３および図４を参照して第２の実施形態で説明
した受光装置のカソード電極がさらに広い領域に形成さ
れている。この受光装置では、受光領域において、カソ
ード電極１５が空乏層７およびＰ+型分離層３の一部を
覆うように形成されている。カソード電極１５は、他の
電極と同様、Ａｌなどの金属により形成されるため、遮
光層として機能する。
面図）および図７に示すように、本実施形態の受光装置
では、図３および図４を参照して第２の実施形態で説明
した受光装置のカソード電極がさらに広い領域に形成さ
れている。この受光装置では、受光領域において、カソ
ード電極１５が空乏層７およびＰ+型分離層３の一部を
覆うように形成されている。カソード電極１５は、他の
電極と同様、Ａｌなどの金属により形成されるため、遮
光層として機能する。
【００２７】Ｎ+型表面拡散層４はリーク電流の防止に
は有効であるが、この領域に光が照射されると拡散電流
の影響によって応答速度の向上に支障を来すおそれがあ
る。また、Ｎ+型表面拡散層４近傍に存在する空乏化し
ていないＮ-型半導体層２に光が照射されると、相対的
に長い少数キャリアの拡散走行時間の影響によって光電
流比の検出精度などに影響が及ぶおそれもある。そこ
で、本実施形態では、カソード電極１５をＰ+型表面拡
散層６を囲むように配置し、さらにカソード電極１５の
内側端部を空乏層７の上方に置き、カソード電極１５の
外側端部をＰ+型分離層３の上方に置くことにより、Ｐ+
型表面拡散層の外周に配置されたＮ+型表面拡散層４お
よびこの近傍をカソード電極により覆うこととした。本
実施形態では、拡張されたカソード電極１５により、Ｐ
+型表面拡散層６ａ〜６ｄを１つずつ含む各区画とこの
区画の境界に配置したＮ+型表面拡散層８とを除いた領
域が遮光されている。
は有効であるが、この領域に光が照射されると拡散電流
の影響によって応答速度の向上に支障を来すおそれがあ
る。また、Ｎ+型表面拡散層４近傍に存在する空乏化し
ていないＮ-型半導体層２に光が照射されると、相対的
に長い少数キャリアの拡散走行時間の影響によって光電
流比の検出精度などに影響が及ぶおそれもある。そこ
で、本実施形態では、カソード電極１５をＰ+型表面拡
散層６を囲むように配置し、さらにカソード電極１５の
内側端部を空乏層７の上方に置き、カソード電極１５の
外側端部をＰ+型分離層３の上方に置くことにより、Ｐ+
型表面拡散層の外周に配置されたＮ+型表面拡散層４お
よびこの近傍をカソード電極により覆うこととした。本
実施形態では、拡張されたカソード電極１５により、Ｐ
+型表面拡散層６ａ〜６ｄを１つずつ含む各区画とこの
区画の境界に配置したＮ+型表面拡散層８とを除いた領
域が遮光されている。
【００２８】本実施形態の受光装置では、図７からも明
らかなように、受光領域内において少なくとも一部の電
極を積層する必要が生じる。電極の積層は、カソード電
極１５を第１層（下層）とし、アノード電極１６や、必
要に応じて積層されるアース電極１３は第２層（上層）
とすることが好ましい。カソード電極１５を下層とする
ほうが、カソード電極１５とＮ-型半導体層２の表面と
の隙間から漏れ込む不要光を遮蔽しやすいからである。
なお、図示は省略したが、各電極間には、従来から実施
されてきたように層間絶縁膜が形成される。
らかなように、受光領域内において少なくとも一部の電
極を積層する必要が生じる。電極の積層は、カソード電
極１５を第１層（下層）とし、アノード電極１６や、必
要に応じて積層されるアース電極１３は第２層（上層）
とすることが好ましい。カソード電極１５を下層とする
ほうが、カソード電極１５とＮ-型半導体層２の表面と
の隙間から漏れ込む不要光を遮蔽しやすいからである。
なお、図示は省略したが、各電極間には、従来から実施
されてきたように層間絶縁膜が形成される。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
高速化に適した構造を有しながらも、光電流のリークが
抑制できる受光装置を提供できる。
高速化に適した構造を有しながらも、光電流のリークが
抑制できる受光装置を提供できる。
【図１】 本発明の受光装置の一形態の断面図（図２に
示す受光装置のＡＡ’断面図）である。
示す受光装置のＡＡ’断面図）である。
【図２】 本発明の受光装置の一形態の平面図である。
【図３】 本発明の受光装置の別の一形態を示す断面図
（図４に示す受光装置のＢＢ’断面図）である。
（図４に示す受光装置のＢＢ’断面図）である。
【図４】 本発明の受光装置の別の一形態を示す平面図
である。
である。
【図５】 本発明の受光装置のまた別の一形態を示す断
面図である。
面図である。
【図６】 本発明の受光装置のさらに別の一形態を示す
断面図（図７に示す受光装置のＣＣ’断面図）である。
断面図（図７に示す受光装置のＣＣ’断面図）である。
【図７】 本発明の受光装置のさらに別の一形態を示す
平面図である。
平面図である。
【図８】 従来の受光装置の一例を示す断面図（図９に
示す受光装置のＤＤ’断面図）である。
示す受光装置のＤＤ’断面図）である。
【図９】 従来の受光装置の一例を示す平面図である。
【図１０】 従来の受光装置の等価回路を示す回路図で
ある。
ある。
【図１１】 従来の受光装置のまた別の一例を示す断面
図である。
図である。
【図１２】 図１１の受光装置の部分拡大図である。
１ Ｐ型半導体基板 ２ Ｎ-型半導体層 ３ Ｐ+型分離層 ４ Ｎ+型表面拡散層 ５ Ｎ+型埋め込み層 ６ Ｐ+型表面拡散層 ７ 空乏層 １１ 反射防止膜 １３ アース電極 １４ カソード電極 １６ アノード電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA05 AA10 AB02 AB10 BA02 CA03 DA32 DD10 FC09 GB15 5F049 MB03 NA03 NA05 NA17 NB08 QA14 QA15 RA03 SZ01 UA04
Claims (8)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板上に形成された第２導電型の半導体層と、前記半導
体層の表面の所定領域を囲み、前記表面から前記半導体
基板に達するように形成された第１導電型の分離層とを
含む受光装置であって、 前記半導体層の表面に、前記分離層から離間するように
前記所定領域に形成された第１導電型の第１表面拡散層
と、この第１表面拡散層を囲むように前記第１表面拡散
層と前記分離層との間に配置され、前記半導体層よりも
高濃度の不純物を有する第２導電型の第２表面拡散層と
が形成されていることを特徴とする受光装置。 - 【請求項２】 第１導電型の半導体基板と、前記半導体
基板上に形成された第２導電型の半導体層と、前記半導
体層の表面の所定領域を囲み、前記表面から前記半導体
基板に達するように形成された第１導電型の分離層とを
含む受光装置であって、 前記半導体層の表面に、前記分離層から離間するように
前記所定領域に形成された複数の第１導電型の第１表面
拡散層と、この複数の第１表面拡散層の間に配置され、
前記半導体層よりも高濃度の不純物を有する第２導電型
の第２表面拡散層とが形成されていることを特徴とする
受光装置。 - 【請求項３】 複数の第１表面拡散層が、それぞれ、第
２表面拡散層に囲まれている請求項２に記載の受光装
置。 - 【請求項４】 第２表面拡散層が、第１表面拡散層より
も、半導体層の表面から深い位置にまで形成されている
請求項１〜３のいずれかに記載の受光装置。 - 【請求項５】 半導体基板と半導体層との間に前記半導
体層よりも高濃度の不純物を有する第２導電型の埋め込
み層が形成され、第２表面拡散層が、前記半導体層の表
面から前記埋め込み層に達するように形成されている請
求項４に記載の受光装置。 - 【請求項６】 第２表面拡散層がカソード電極に接続さ
れ、前記カソード電極が、分離層および分離層に囲まれ
た半導体層内に形成される空乏層から選ばれる少なくと
も一方の少なくとも一部を覆うように配置されている請
求項１〜５のいずれかに記載の受光装置。 - 【請求項７】 カソード電極が、第１表面拡散層を囲
み、かつ空乏層の少なくとも一部の上方から分離層の少
なくとも一部の上方までを覆うように配置されている請
求項６に記載の受光装置。 - 【請求項８】 分離層が接地され、第１表面拡散層がア
ノード電極に接続され、第２表面拡散層がカソード電極
に接続され、前記アノード電極と前記カソード電極との
間に逆バイアス電圧が印加され、前記アノード電極を増
幅手段に接続した請求項１〜７のいずれかに記載の受光
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33161399A JP3621314B2 (ja) | 1999-11-22 | 1999-11-22 | 受光装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33161399A JP3621314B2 (ja) | 1999-11-22 | 1999-11-22 | 受光装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001148503A true JP2001148503A (ja) | 2001-05-29 |
| JP3621314B2 JP3621314B2 (ja) | 2005-02-16 |
Family
ID=18245623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33161399A Expired - Fee Related JP3621314B2 (ja) | 1999-11-22 | 1999-11-22 | 受光装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3621314B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009397A1 (en) * | 2001-07-12 | 2003-01-30 | Sharp Kabushiki Kaisha | Split type light receiving element and circuit-built -in light receiving element and optical disk device |
| WO2003054973A1 (fr) * | 2001-12-21 | 2003-07-03 | Sharp Kabushiki Kaisha | Element de reception de rayonnement lumineux et dispositif de reception de rayonnement lumineux comprenant un circuit et une commande a disque optique |
| KR100470892B1 (ko) * | 2000-09-08 | 2005-03-08 | 샤프 가부시키가이샤 | 회로내장 수광소자 및 그의 제조방법 |
| JP2006245180A (ja) * | 2005-03-02 | 2006-09-14 | Texas Instr Japan Ltd | 半導体装置およびその検査方法 |
| JP2020077889A (ja) * | 2014-04-23 | 2020-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1999
- 1999-11-22 JP JP33161399A patent/JP3621314B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470892B1 (ko) * | 2000-09-08 | 2005-03-08 | 샤프 가부시키가이샤 | 회로내장 수광소자 및 그의 제조방법 |
| WO2003009397A1 (en) * | 2001-07-12 | 2003-01-30 | Sharp Kabushiki Kaisha | Split type light receiving element and circuit-built -in light receiving element and optical disk device |
| US7098489B2 (en) | 2001-07-12 | 2006-08-29 | Sharp Kabushiki Kaisha | Split type light receiving element and circuit-built-in light-receiving element and optical disk drive |
| WO2003054973A1 (fr) * | 2001-12-21 | 2003-07-03 | Sharp Kabushiki Kaisha | Element de reception de rayonnement lumineux et dispositif de reception de rayonnement lumineux comprenant un circuit et une commande a disque optique |
| US7307326B2 (en) | 2001-12-21 | 2007-12-11 | Sharp Kabushiki Kaisha | Light receiving element and light receiving device incorporating circuit and optical disk drive |
| JP2006245180A (ja) * | 2005-03-02 | 2006-09-14 | Texas Instr Japan Ltd | 半導体装置およびその検査方法 |
| JP2020077889A (ja) * | 2014-04-23 | 2020-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3621314B2 (ja) | 2005-02-16 |
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