JP4984376B2

JP4984376B2 - 固体撮像装置

Info

Publication number: JP4984376B2
Application number: JP2004119724A
Authority: JP
Inventors: 圭司馬渕; 貴久上野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-04-15
Filing date: 2004-04-15
Publication date: 2012-07-25
Anticipated expiration: 2024-04-15
Also published as: JP2005303154A

Description

本発明は、固体撮像装置に関し、特にＣＭＯＳ型（あるいは、ＭＯＳ型）の固体撮像装置に関する。

固体撮像装置として、ＣＭＯＳ集積回路と同様のプロセスで製造できるＣＭＯＳ型固体撮像装置（以下、ＣＭＯＳイメージセンサと記す）が知られている。このＣＭＯＳイメージセンサは、ＣＭＯＳプロセスに付随した微細化技術により、画素毎に増幅機能を持つアクティブ型の構造が容易に作ることができ、また画素アレイ部を駆動する駆動回路や当該画素アレイ部の各画素から出力される信号を処理する信号処理回路などの周辺回路部を、画素アレイ部と同一チップ（基板）上に集積できるという特長を持っている。このため、近年、ＣＭＯＳイメージセンサが注目され、当該ＣＭＯＳイメージセンサに関してより多くの研究・開発がなされている。

このＣＭＯＳイメージセンサのウェル構造として、図５（Ａ），（Ｂ）に示すように、Ｐ型基板１０１またはＮ型基板１０２中に画素アレイ部用のＰウェル１０３と、周辺回路部用のＰウェル１０４およびＮウェル１０５を形成してなるシングルウェル構造がある。さらに、図６（Ａ）に示すように、Ｐ型基板２０１の場合、Ｎウェル２０２，２０３が島状に存在し、これらＮウェル２０２，２０３の中に画素アレイ部用のＰウェル２０４と周辺回路部用のＰウェル２０５を形成してなるダブルウェル構造がある。また、Ｎ型基板のケースとして、図６（Ｂ）に示すように、Ｎ^- 型基板２０６にダブルウェル構造をとり、画素アレイ部の光電変換素子（例えば、フォトダイオードＰＤ）の浅い部分にはＰウェル形成用のイオン打ち込みを行わない構造としたものも知られている（例えば、特許文献１参照）。

特開２０００−２９９４５３号公報

上記従来技術に係るシングルウェル構造では、Ｐウェル同士、またはＮウェル同士を電気的に分離できない。したがって、例えば画素アレイ部用のＰウェル１０３の電位と異なる電位のＰウェルを存在させることができないため、設計の自由度が下がったり、あるいは基板１０１，１０２を介して直接ノイズが伝播したりするという課題があった。

一方、ダブルウェル構造では、ウェル同士を電気的に分離することはできるものの、画素アレイ部用のＰウェル２０４の電位が揺れやすいという課題がある。その理由は、Ｐウェル２０４がＮ型層（Ｎウェル２０２またはＮ- 型基板２０６）によって囲まれており、当該Ｐウェル２０４の抵抗が高いからである。画素からの信号の読み出し中に、画素アレイ部用のＰウェル２０４の電位が揺れると、その電位の揺れが画素の信号に乗り、ランダムノイズやシェーディング（撮像画面上の大域的なむら）を引き起こす要因となる。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、画素からの信号の読み出し中に、画素アレイ部用ウェルの電位の揺れを抑えることで、当該電位の揺れに起因するランダムノイズやシェーディングを防止することを可能とした固体撮像装置を提供することにある。

本発明による固体撮像装置は、第１導電型（Ｐ型またはＮ型）の半導体基板上に当該半導体基板と電気的に接続された状態で形成され、かつ、光電変換素子を含む画素が配置されてなる画素アレイ部が形成された第１導電型の第１のウェルと、前記半導体基板上に形成された第２導電型（Ｎ型またはＰ型）の第２のウェルと、前記第２のウェル内に前記半導体基板と電気的に分離された状態で形成され、かつ、前記画素アレイ部の周辺回路部の少なくとも一部が形成された第１導電型の第３のウェルとを備えた構成となっている。
さらに、前記第２のウェルが２つ存在し、当該２つの第２のウェル同士を電気的に分離する第４のウェルを備える。
前記第１のウェルは、前記半導体基板よりも不純物濃度が低い第１導電型または第２導電型のエピタキシャル層を積んで形成され、前記第４のウェルは、第１導電型で、かつ、前記エピタキシャル層の不純物濃度よりも高い。
さらに、前記第１のウェル、前記第２のウェルおよび前記第４のウェルは、前記半導体基板上に積層され、前記エピタキシャル層の表面からその内部にわたって形成されている。
さらに、前記エピタキシャル層が第２導電型である場合、前記第１のウェルおよび前記第４のウェルは前記半導体基板に達するように形成される。

上記構成の固体撮像装置において、第１のウェルが半導体基板と電気的に接続された状態にあることから、半導体基板の厚さによって当該厚さ分だけ第１のウェルの抵抗が下がるため、第１のウェルの電位が揺れにくくなる。しかも、第３のウェルが第２のウェルによって囲まれることによって半導体基板と電気的に分離された状態にあるため、第３のウェルの電位を第１のウェルと異なる電位に設定することが可能になるとともに、周辺回路部から第１のウェルを介して画素アレイ部に回り込むノイズを低減できる。
第４のウェルが２つの第２のウェル同士を電気的に分離する構成とすることによって、第２のウェルが半導体基板よりも不純物濃度が低いエピタキシャル層を積んで形成されている場合でも、第２のウェル同士の電気的な分離を確実に図ることができる。

本発明によれば、画素からの信号の読み出し中に、画素アレイ部用ウェルの電位の揺れを抑えることができるため、当該電位の揺れに起因するランダムノイズやシェーディングを防止することが可能になる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明が適用される固体撮像装置、例えばＣＭＯＳイメージセンサの全体の構成を示すブロック図である。なお、ここでは、ＣＭＯＳ型の固体撮像装置に適用する場合を例に挙げて説明するが、本発明はこの適用例に限られるものではなく、ＭＯＳ型の固体撮像装置にも同様に適用可能である。

図１に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、光電変換素子を含む画素１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部１２に加えて、垂直（Ｖ）駆動回路１３、カラム処理部１４、水平（Ｈ）駆動回路１５、水平信号線１６、出力回路１７およびタイミング制御回路１８を有する構成となっている。

このシステム構成において、タイミング制御回路１８は、垂直同期信号Ｖｓｙｎｃ、水平同期信号ＨｓｙｎｃおよびマスタークロックＭＣＫに基づいて、垂直駆動回路１３、カラム処理部１４および水平駆動回路１５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路１５、カラム処理部１４および水平駆動回路１５などに対して与える。また、画素アレイ部１２の各画素１１を駆動制御する周辺の駆動回路や信号処理回路部、即ち垂直駆動回路１３、カラム処理部１４、水平駆動回路１５、水平信号線１６、出力回路１７およびタイミング制御回路１８などは、画素アレイ部１２と同一の半導体基板（チップ）１９上に集積される。

画素１１としては、ここでは図示を省略するが、光電変換素子、例えばフォトダイオードＰＤに加えて、例えば、フォトダイオードＰＤで光電変換して得られる信号電荷をフローティングディフュージョンに転送する転送トランジスタと、当該フローティングディフュージョンの電位を制御するリセットトランジスタと、フローティングディフュージョンの電位に応じた信号（電圧または電流）を出力する増幅トランジスタとを有する３トランジスタ構成のものや、画素選択を行うための選択トランジスタをさらに有する４トランジスタ構成のものなどを用いることができる。

画素アレイ部１２には、画素１１がｍ行ｎ列分（ここでは、図面の簡略化のため１０行１２列分の画素配列を示している）だけ２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行ごとに行制御線（図示せず）が配線され、列ごとに垂直信号線１２１（１２１−１〜１２１−ｎ）が配線されている。垂直駆動回路１３は、シフトレジスタなどによって構成され、画素アレイ部１２の各画素１１を行単位で順次選択し、その選択行の各画素に対して上記行選択線を通して必要なパルスを供給する。

選択行の各画素から出力される信号は、垂直信号線１２１を通してカラム処理部１４に供給される。カラム処理部１４には、画素アレイ部１２の各画素列に対応してカラム信号処理回路１４１が設けられている。カラム信号処理回路１４１は、１行分の画素１１から出力される信号を画素列ごとに受けて、その信号に対して画素１１固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling;相関二重サンプリング)や信号増幅、さらにＡ／Ｄ（アナログ／デジタル）変換などの処理を行う。

水平駆動回路１５は、シフトレジスタなどによって構成され、カラム処理部１４のカラム信号処理回路１４１の各々を順番に選択し、カラム信号処理回路１４１の各々から出力される信号を水平信号線１６に導く。出力回路１７は、カラム信号処理回路１４１の各々から水平信号線１６を通して順に供給される信号に対して種々の信号処理を施して出力する。この出力回路１７での具体的な信号処理としては、例えば、バッファリングだけする場合もあるし、あるいはバッファリングの前に黒レベル調整、列ごとのばらつきの補正、信号増幅、色関係処理などを行うこともある。

上記構成のＣＭＯＳイメージセンサ１０において、本発明では、当該イメージセンサ１０のウェル構造を特徴としている。以下、ＣＭＯＳイメージセンサ１０のウェル構造の具体的な実施例について説明する。

（実施例１）
図２は、実施例１に係るウェル構造を示す断面図である。本実施例１では、半導体基板１９として例えばＰ型基板１９Ａが用いられている。このＰ型基板１９Ａの表層部には、画素アレイ部１２を形成するためのＰウェル２１が形成されている。Ｐウェル２１は、Ｐ型基板１９Ａと同じ導電型であることから、当該基板１９Ａに対して電気的に接続された状態にある。Ｐウェル２１上には、画素１１を構成するフォトダイオード（ＰＤ）１１１や、転送トランジスタ、リセットトランジスタ、増幅トランジスタなどの画素トランジスタ１１２が形成されている。

Ｐ型基板１９Ａの表層部にはさらに、周辺回路部の一部を形成するためのＮウェル２２が形成されている。このＮウェル２２内には、周辺回路部の残りの一部を形成するためのＰウェル２３が形成されている。具体的には、周辺回路部を形成するＰＭＯＳトランジスタがＮウェル２２上に、周辺回路部を形成するＮＭＯＳトランジスタがＰウェル２３上にそれぞれ形成されている。Ｐウェル２３は、Ｎウェル２２内に形成されていることから、Ｐ型基板１９Ａに対して電気的に分離された状態にある。なお、Ｎウェル２２内およびＰウェル２３内に形成する周辺回路部としては、垂直駆動回路１３、カラム処理部１４、水平駆動回路１５、出力回路１７およびタイミング制御回路１８の全てであっても良いし、またその一部であっても良い。

上述したように、実施例１に係るウェル構造においては、画素アレイ部用のＰウェル２１がＰ型基板１９Ａと電気的に接続された状態にあることから、Ｐ型基板１９Ａの厚さによって当該厚さ分だけＰウェル２１の抵抗が下がるため、Ｐウェル２１の電位が揺れにくくなる。これにより、画素１１からの信号の読み出し中に、Ｐウェル２１の電位の揺れが信号に乗るのを低減できる。

しかも、周辺回路部用のＰウェル２３がＰ型基板１９Ａと電気的に分離された状態にあるため、当該Ｐウェル２３の電位を画素アレイ部用のＰウェル２１と異なる電位に設定することが可能になる。また、垂直駆動回路１３、カラム処理部１４、水平駆動回路１５、出力回路１７およびタイミング制御回路１８などの周辺回路部から、Ｐウェル２１を介して画素アレイ部１２に回り込むノイズ成分を低減することができる。

なお、本実施例１では、画素がＮ型ＭＯＳトランジスタからなり、半導体基板１９としてＰ型基板１９Ａを用いた場合を例に挙げて説明したが、画素がＰ型ＭＯＳトランジスタからなり、Ｎ型基板を用いる場合に対しても同様に適用することができる。

また、周辺回路部の中には、画素アレイ部用のＰウェル２１に存在する周辺回路や、画素１１と同様の構成のウェルからなる周辺回路があっても良い。

（実施例２）
図３は、実施例２に係るウェル構造を示す断面図であり、図中、図２と同等部分には同一符号を付して示している。本実施例２では、半導体基板１９として例えばＰ⁺ 型基板１９Ｂが用いられている。このＰ⁺ 型基板１９Ｂ上に、Ｐ^- 型エピタキシャル層を積んだウェハ３１が設けられている。そして、ウェハ３１の一部が画素アレイ部用のＰウェル３２として用いられる。このＰウェル３２において、フォトダイオード１１１では、Ｐウェル形成のためのイオン打ち込みを行わない構造となっている。Ｐウェル３２は、Ｐ⁺ 型基板１９Ｂと同じ導電型であることから、当該基板１９Ｂに対して電気的に接続された状態にある。

ウェハ３１上には、周辺回路部の一部を形成するためのＮウェル３３が形成され、さらに当該Ｎウェル３３内には周辺回路部の残りの一部を形成するためのＰウェル３４が形成されている。具体的には、周辺回路部を形成するＰＭＯＳトランジスタがＮウェル３３上に、周辺回路部を形成するＮＭＯＳトランジスタがＰウェル３４上にそれぞれ形成されている。Ｐウェル３４は、Ｎウェル３３内に形成されていることから、Ｐ+ 型基板１９Ｂに対して電気的に分離された状態にある。なお、Ｎウェル３３内およびＰウェル３４内に形成する周辺回路部としては、垂直駆動回路１３、カラム処理部１４、水平駆動回路１５、出力回路１７およびタイミング制御回路１８の全てであって良いし、またその一部であっても良い。

ここで、実施例１に係るウェル構造において、Ｐウェル２１の抵抗を下げるために、半導体基板１９としてＰ⁺ 型基板１９Ｂを用いる場合を考えると、濃いＰ型に打ち返してＮ型をつくらないといけないため、フォトダイオード１１１やＮウェル２２を安定的に形成することが難しくなる。

これに対して、本実施例２に係るウェル構造のように、Ｐ⁺ 型基板１９Ｂ上に濃度が低いエピタキシャル層を形成したウェハ３１を使うことにより、基板１９Ｂの濃度を上げても、実施例１の場合と同じ効果を享受しながら、フォトダイオード１１１やＮ型ウェル３３を安定的に形成することができる。

一例として、Ｐ⁺ 型基板については１０¹⁷〜１０¹⁹ｃｍ^-3程度の不純物濃度に設定し、Ｐ^- 型エピタキシャル層については１０¹⁵ｃｍ^-3以下の不純物濃度と、２μｍ〜７μｍ程度の厚さに設定するのが製造上好ましい。

上述したように、実施例２に係るウェル構造においては、画素アレイ部用のＰウェル３２がＰ⁺ 型基板１９Ｂと電気的に接続された状態にあることから、Ｐ⁺ 型基板１９Ｂの厚さによって当該厚さ分だけＰウェル３２の抵抗が下がるため、Ｐウェル３２の電位が揺れにくくなる。これにより、画素１１からの信号の読み出し中に、Ｐウェル３２の電位の揺れが信号に乗るのを低減できる。

しかも、周辺回路部用のＰウェル３４がＰ+ 型基板１９Ｂと電気的に分離された状態にあるため、当該Ｐウェル３４の電位を画素アレイ部用のＰウェル３２と異なる電位に設定することが可能になる。また、垂直駆動回路１３、カラム処理部１４、水平駆動回路１５、出力回路１７およびタイミング制御回路１８などの周辺回路部から、Ｐウェル３２を介して画素アレイ部１２に回り込むノイズ成分を低減することができる。

なお、本実施例２に係るウェル構造において、画素アレイ部用のＰウェル３２については必ずしもＰ+型基板１９Ｂまで届かなくても良いが、Ｐウェル３２の抵抗を下げる観点からすると、Ｐ+型基板１９Ｂまで届いた方が好ましい。Ｎウェル３３については、図３ではＰ+型基板１９Ｂまで届いていないが、届くようにしても構わない。

また、本実施例２に係るウェル構造では、エピタキシャル層がＰ- 型の場合を例に挙げて説明したが、Ｎ- 型であっても良い。Ｎ- 型エピタキシャル層の場合には、Ｐ+ 型基板１９Ｂの不純物濃度よりも低濃度で、１０15ｃｍ-3程度の不純物濃度と、２μｍ〜７μｍ程度の厚さに設定するのが製造上好ましい。つまり、エピタキシャル層の好ましい濃度は、Ｎ型の１０15〜Ｐ型の１０15ｃｍ-3に亘る範囲である。エピタキシャル層がＮ- 型の場合は、画素アレイ部用のＰウェル３２については、Ｐ+型基板１９Ｂまで到達させる必要がある。

本実施例２に係るウェル構造では、エピタキシャル層の濃度が低いため、Ｎウェル３３同士の電気的な分離が難しくなる懸念がある。そこで、図４に示すように、Ｎウェル３３とＮウェル３３との間に、画素アレイ部用のＰウェル３２と同じように形成された、即ち当該Ｐウェル３２と同じ構造のＰウェル３５を配置する構成を採ることにより、Ｎウェル３３同士の電気的な分離を確実に図ることができる。

なお、本実施例２では、画素がＮ型トランジスタからなり、半導体基板１９としてＰ+ 型基板１９Ｂを用いた場合を例に挙げて説明したが、画素がＰ型トランジスタからなり、Ｎ型基板を用いる場合に対しても同様に適用することができる。

また、周辺回路部の中には、画素アレイ部用のＰウェル３２に存在する周辺回路や、画素１１と同様の構成のウェルからなる周辺回路があっても良い。

本発明に係る固体撮像装置は、ビデオカメラやデジタルスチルカメラなどの撮像装置の撮像デバイスとして用いることができる他、カメラ付き携帯電話などの携帯機器の撮像デバイスとしても用いることができる。

本発明が適用されるＣＭＯＳイメージセンサの全体の構成を示すブロック図である。実施例１に係るウェル構造を示す断面図である。実施例２に係るウェル構造を示す断面図である。実施例の変形例に係るウェル構造を示す断面図である。従来例に係るシングルウェル構造を示す断面図である。従来例に係るダブルウェル構造を示す断面図である。

符号の説明

１０…ＣＭＯＳイメージセンサ、１１…画素、１２…画素アレイ部、１３…垂直駆動回路、１４…カラム処理部、１５…水平駆動回路、１６…水平信号線、１７…出力回路、１８…タイミング制御回路、１９，１９Ａ，１９Ｂ…半導体基板、２１，３２…画素アレイ部用のＰウェル、２２，３３…Ｎウェル、２３，３４…周辺回路部用のＰウェル

Claims

第１導電型の半導体基板上に当該半導体基板と電気的に接続された状態で形成され、かつ、光電変換素子を含む画素が配置されてなる画素アレイ部が形成された第１導電型の第１のウェルと、
前記半導体基板上に形成された第２導電型の第２のウェルと、
前記第２のウェル内に前記半導体基板と電気的に分離された状態で形成され、かつ、前記画素アレイ部の周辺回路部の少なくとも一部が形成された第１導電型の第３のウェルと、
２つ存在する前記第２のウェル同士を電気的に分離する第４のウェルと、を備え、
前記第１のウェルは、前記半導体基板よりも不純物濃度が低い第１導電型または第２導電型のエピタキシャル層を積んで形成され、
前記第４のウェルは、第１導電型で、かつ、前記エピタキシャル層の不純物濃度よりも高く、
前記第１のウェル、前記第２のウェルおよび前記第４のウェルは、前記半導体基板上に積層され、前記エピタキシャル層の表面からその内部にわたって形成され、
前記エピタキシャル層が第２導電型である場合、前記第１のウェルおよび前記第４のウェルは前記半導体基板に達するように形成される
固体撮像装置。