KR100192971B1 - 파워 접합 전계 효과 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 수직방향 동작을 하는 파워 접합 전계 효과 트랜지스터를 개시한다. 본 발명에 의하면, 반도체 기판; 상기 반도체 기판의 정해진 영역에 형성된 제1 도전형의 매몰층; 상기 매몰층 상의 에피택셜층에 형성된 제 1 도전형의 웰; 상기 윌에 형성된 복수개의 트랜치들; 상기 트렌치들의 측벽 상에 형성된 절연막; 상기 트렌치들중 드레인 부분의 트렌치들과 게이트 부분의 트렌치에 각각 매몰된 제1, 2 도전형 폴리실리콘층; 상기 제 1 도전형 폴리실리콘층과 상기 매몰층과의 전기적 연결을 위해 이들 사이의 웰에 형성된 깊은 제1 도전형 확산영역; 상기 게이트 부분의 트렌치들 사이의 웰에 형성된 소오스용 제 1 도전형 확산영역; 게이트의 길이와 농도 조절을 위해 상기 게이트 부분의 트렌치들의 하부의 웰에 형성된 제 2 도전형 확산 영역; 그리고 상기 소오스용 제 1 도전형 확산영역과, 상기 제 2 도전형 다결정실리콘층 및 상기 제 1 도전형 다결정실리콘층에 층간절연막의 콘택홀을 각각 거쳐 전기적으로 연결된 소오스, 게이트, 드레인전극으로 구성된다.
따라서, 본 발명에 의한 접합전계효과 트랜지스터는 수직동작을 하므로 표면에 한정되는 부분은 소오스 전극과 게이트 전극만 있게 되므로 집적도를 향상시킬 수 있다.

Description

파워 접합전계효과 트랜지스터 및 그 제조방법
본 발명은 파워(power) 접합전계효과 트랜지스터(junction field effect transistor: JFET) 및 그 제조방법에 관한 것으로, 보다 상세하게는 수직 방향 동작을 하는 파워 접합전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
모노리틱 회로들에 있어서, 바이폴라 컴패터블(compatible) 접합전계효과 트랜지스터가 사용된다. 이중에서 잘 알려진 회로는 높은 입력 임피던스와 낮은 노이즈를 갖는 증폭기이다. 또한, 아날로그 스위칭에도 응용된다.
종래의 바이폴라 컴패터블 접합전계효과 트랜지스터를 제1도와 제2도를 참조하여 설명하기로 한다. 제1도는 종래의 바이폴라 컴패터블 접합전계효과 트랜지스터의 레이아웃도이고, 제2도는 접합전계효과 트랜지스터의 단면도이다.
제1도에 도시된 바와 같이, 기판(도시 안됨) 상에 소오스 전극(1), 드레인 전극(3) 및 게이트 전극(5)이 형성된다. 또한, 제2도에 도시된 바와 같이, 기판(도시안됨)의 N-영역(7)에 P+영역(9)이 서로 이격하여 형성되고, 각각의 P+영역(9)이 소오스 전극(1) 및 드레인 전극(3)에 접해 있으며, P+영역(9) 사이의 N-영역(7)에 P영역(11)이 마련되어 있고, P 영역(11)에 N+영역(13)이 형성되어 있다. 여기서, W는 게이트 전극의 폭을 나타내며, L은 게이트 전극 길이를 나타낸다.
그러나, 종래의 바이폴라 컴패터블 접합전계효과 트랜지스터는 수평방향 동작을 하므로 대용량의 소자를 형성할 경우 기판의 표면에 소오스, 게이트 및 드레인 영역이 모두 정의되어야 하고 단일의 금속층으로는 배선이 어렵거나 복잡해진다. 이로 인해 종래의 접합전계효과 트랜지스터는 고집적화에 불리하다.
따라서, 본 발명의 목적은 집적도를 높이고 제조 용이성을 향싱시키도록 한 파워 접합전계효과 트랜지스터 및 그 제조방법을 제공하는데 있다
제1도는 종래의 바이폴라 컴패터블(compatible) 접합전계효과 트랜지스터의 레이아웃도.
제2도는 제1도의 접합전계효과 트랜지스터의 단면도.
제3도는 본 발명에 의한 파워 접합전계효과 트랜지스터의 레이아웃도.
제4도는 제3도의 파워 접합전계효과 트랜지스터의 단면도.
제5도 내지 제12도는 본 발명에 의한 파워 접합전계효과 트랜지스터의 제조방법을 나타낸 단면공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 파워 접합전계효괴 트랜지스터는
반도체 기판; 상기 반도체 기판의 정해진 영역에 형성된 제 1 도전형 매몰층; 상기 매몰층 상의 에픽택셜층에 형성된 제 1 도전형 웰; 상기 웰에 형성된 복수개의 트렌치들; 상기 트렌치들의 측벽 상에 형성된 절연막; 상기 트렌치들중 드레인 부분의 트렌치들과 게이트 부분의 트렌치에 각각 매몰된 제 1, 2 도전형 폴리실리콘층; 상기 제 1 도전형 폴리실리콘층과 상기 매몰층과 상기 매몰층과의 전기적 연결을 위해 이들 사이의 웰에 형성된 깊은 제 1 도전형 확산영역; 상기 게이트 부분의 트렌치들 사이의 웰에 형성된 소오스용 제 1 도전형 확산영역; 게이트의 길이와 농도 조절을 위해 상기 게이트 부분의 트렌치들의 하부의 웰에 형성된 제 2 도전형 확산영역; 그리고 상기 소오스용 제 1 도전형 확상 영역과, 상기 제 2 도전형 다결정실리콘층 및 상기 제 1 도전형 다결정실리콘층에 층간절연막의 콘택홀을 각각 거쳐 전기적으로 연결된 소오스, 게이트, 드레인전극을 포함하는 것을 특징으로 한다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 파워 접합전계효과 트랜지스터의 제조방법은
반도체기판의 정해진 영역 상에 제 1 도전형의 매몰층을 형성하는 단계; 상기 매몰층을 포함한 상기 반도체기판 상에 에피택셜층을 형성하는 단계; 상기 에패택셜층에 제 1 도전형의 웰을 형성하는 단계; 상기 윌에 복수개의 트렌치들을 형성하고 상기 트렌치들의 내면에 절연막을 형성하는 단계; 상기 트렌치들중 드레인 부분의 트렌치의 저면 상의 상기 절연막을 식각하는 단계; 상기 매몰층과의 전기적 연결을 위해 상기 드레인 부분의 트렌치의 하부의 웰에 깊은 제 1 도전형 확산영역을 형성하는 단계; 상기 트렌치들 전부에 소정 높이의 제 1 도전형 폴리실리콘층을 형성하는 단계; 상기 트렌치들 중 게이트 부분의 트렌치들 내의 제 1 도전형 폴리실리콘층을 식각하는 단계; 상기 게이트 부분의 트렌치들의 저면 상의 상기 절연막을 식각하는 단계; 게이트 길이와 농도 조절용으로 상기 게이트 부분의 트렌치들의 하부의 제 1 도전형 웰에 제 2 도전형 확산영역을 형성하는 단계; 상기 게이트 부분의 트렌치들에 소정 높이의 제 2 도전형 폴리실리콘층을 형성하는 단계; 상기 게이트 부분의 트렌치들 사이의 웰에 소오스용 제 1 도전형 확산영역을 형성하는 단계; 그리고 상기 상기 소오스용 확산영역과 제 2 도전형 폴리실리콘층 및 제 1 도전형 폴리실리콘층에 층간절연막의 콘택홀을 각각 거쳐 전기적으로 연결되는 소오스전극과 게이트전극 및 드레인전극을 각각 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 의한 파워 접합전계효과를 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제3도는 본 발명에 의한 파워 접합전계효과 트랜지스터의 레이아웃도이고, 제4도는 제3도의 파워 접합전계효과 트랜지스터의 단면도이다. 제3도와 제4도는 설명의 편의상 N채널 접합전계효과 트랜지스터를 기준으로 나타낸다.
제3도와 제4도를 참조하면, 반도체 기판(도시 안됨) 상에 제 1 도전형의 매몰층, 예컨대, N+매몰층(27)이 형성되고, N+매몰층(27)상에 N웰(29)이 형성되고, N웰(29)에 복수의 트렌치들(30)이 형성되고, 트렌치들(30)의 측벽에 산화막(28)이 형성되고, 트렌치들(30) 중 게이트 부분의 트렌치들(30)에 도전층, 예를 들어 제 2 도전형 폴리실리콘층인 P+폴리실리콘층(321)이 매몰되고 또한 드레인 부분의 트렌치(30)에 제 1 도전형 폴리실리콘층인 N+폴리실리콘층(32)이 매몰되고, P+폴리실리콘층(31)이 매몰된 트렌치들(30)사이의 N웰(29)의 표면에 소오스용 N+확산영역(33)이 형성되고, N+매몰층(27)과 N+폴리실리콘층(32)의 전기적 연결을 위해 이들 사이의 N웰(29)에 깊은 N+확산영역(35)이 형성되고, P+폴리실리콘층(31)이 매몰된 트렌치들(30)의 하부의 N웰(29)DP 게이트 길이 및 농도 조절용으로 P확산영역(36)이 형성된다.
또한, 상기 결과 구조물 상에 층간절연막, 예를 들어 산화막(34)이 적층되고, 산화막(34)의 콘택홍을 각각 통하여 N+영역(33)에 전기적으로 연결되는 소오스전극(21)과, N+폴리실리콘층(32)에 전기적으로 연결되는 드레인전극(32)과, P+폴리실리콘층(31)에 전기적으로 연결되는 게이트전극(23)이 형성된다.
따라서, 본 발명의 접합전계효과 트랜지스터는 수직동작을 함으로써 기판의 표면에 정의되는 부분은 소오스 전극(21)과 게이트 전극(23)만 있게 되므로 집적도가 크게 향상시킬 수 있고, 게이트 전극(23)의 면적이 작아지므로 회로상으로도 유리하며 주파수 특성도 향상시킬 수 있다. 또한 단일 금속층으로도 쉽게 짧은 배선연결이 가능하다.
이와 같이 구성되는 본 발명의 파워 접합전계효과 트랜지스터, 예를 들어 상보형(complementary) 파워 접합전계효과 트랜지스터의 제조방법을 제5도 내지 제12도를 참조하여 상세히 설명하기로 한다. 여기서, 좌측부분은 N채널 접합전계효과 트랜지스터를 위한 영역이고, 우측부분은 P채널 접합전계효과 트랜지스터를 위한 영역이다.
제5도에 도시된 바와 같이, 먼저, N 또는 P 형반도체 기판(41)의 정해진 영역에 N+매몰층(43) 및 P+매몰층(45)을 각각 형성한 후 에피택셜층(도시 안됨)을 소정의 두께로 성장시킨다. 이어서, N+매몰층(43) 및 P+매몰층(45) 상의 에픽택셜층에 N웰(47)과 P웰(49)을 각각 형성한다.
그 다음에, N웰(47)과 P웰(49)이 형성된 기판(41)의 표면 상에 절연막 예를 들어, 제 1 산화막(51)과 질화막(53)을 순차적으로 형성한다.
제6도에 도시된 바와 같이, 이어서, 향후 형성될 N,P채널 접합전계효과 트랜지스터들의 게이트부분과 드레인부분의 질화막(53)과 제 1 산화막(51)을 사진식각공정에 의해 선택적으로 식각한 다음, 노출된 영역의 N웰(47)과 P웰(49)을 소정의 폭과 깊이로 식각하여 트렌치들(54)을 형성된다. 이어서, 트렌치들(54)의 내면에 소정의 두께로 절연막, 예를 들어 제 2 산화막(55)을 형성한다.
제7도에 도시된 바와 같이, 그런 다음, 향후 형성될 N채널 접합전계효과 트랜지스터의 드레인 부분의 트렌치 저면 상의 제 2 산화막(55)을 사진식각공정에 의해 이방성식각한 후 원하는 에너지와 도즈(dose)로 N형 불순물을 상기 트렌치의 하부의 N웰(47)에 이온주입하여 깊은 N+확산영역(57)을 형성한다. 여기서, N+확산영역(57)은 제9도의 N채널 접합전계효과 트랜지스터의 드레인 부분의 트렌치 내의 제1폴리실리콘층(65)과 N+매몰층(43)과의 전기적 연결을 위한 것이다.
그 다음, 향후 형성될 P채널 접합전계효과 트랜지스터의 드레인 부분의 트렌치 저면 상의 제 2 산화막(55)을 사진식각공정에 의해 이방성식각한 후 P+매몰층(45)과의 전기적 연결을 위해 원하는 에너지와 도즈(dose)로 P형 불순물을 상기 트렌치의 하부의 P웰(49)에 이온주입하여 깊은 P+확산영역(59)을 형성한다. 여기서, P+확산영역(59)은 제12도의 P채널 접합전계효과 트렌지스터의 드레인 부분의 트렌치 내의 제 2 폴리실리콘층(67)과 P+매몰층(45)과의 전기적 연결을 위한 것이다.
한편, 깊은 P+확산영역(59)을 형성하기 전 또는 후에 추가의 열처리를 할 수 있으며, 추가의 산화막을 형성할 수도 있다.
제8도에 도시된 바와 같이, 향후 형성될 P채널 접합전계효과 트랜지스터의 게이트 부분의 트렌치 저면 상의 제 2 산화막(55)을 사진식각공정에 의해 이방성식각한 후 P채널 채널 접합전계효과 트랜지스터의 게이트 길이 및 농도 조절용 소정의 N형 불순물을 상기 트렌치의 하부의 P웰(49)에 이온주입하여 N 확산영역(61)을 형성한다.
제9도에 도시된 바와 같이, 이후, 상기 트렌치들 전부를 충분히 매몰할 수 있는 두께를 가지며 1017/㎤이상의 고농도로 N형 불순물이 도핑된 폴리실리콘층을 상기 결과물 구조 상에 적층한 후 등방성식각공정에 의해 소정의 높이만큼 상기 트렌치들 내에 제 1 폴리실리콘층(65)을 남긴다.
따라서, N채널 접합전계효과를 트랜지스터의 드레인 부분의 트렌치 내의 제 1 폴리실리콘층(65)은 N+확산영역(57)에 의해 매몰층(43)에 전기적으로 연결되고, P채널 접합전계효과 트랜지스터의 게이트부분의 트렌치 내의 제 1 폴리실리콘층(65)은 N 확산영역(61)에 전기적으로 연결된다.
제10도에 도시된 바와 같이, 이어서, N채널 접합전계효과 트랜지스터의 게이트 부분과 P채널 접합전계효과 트랜지스터의 드레인 부분의 트렌치들 내의 제 1 폴리실리콘층(65)을 사진식각공정에 의해 등방성식각하고 나서 상기 비워진 트렌치들의 저면 상의 제 2 산화막(55)을 이방성식각한다. 이후, N채널 접합전계효과 트랜지스터의 게이트 부분의 트렌치를 사진공정에 의해 노출시키고 N채널 트랜지스터의 게이트 길이 및 농도조절용으로 소정의 P형 불순물을 상기 트렌치들의 하부의 N웰(47)에 이온주입하여 P 확산영역(63)을 형성한다.
제11도에 도시된 바와 같이, 그 다음에, 상기 결과 구조물 상에 상기 비워진 트렌치들을 충분히 매몰할 수 있는 두께로 고농도의 P형 불순물이 도핑된 폴리실리콘층을 적층한 후 등방성 식각공정에 의해 소정의 높이만큼 상기 트렌치들내에 제 2 폴리실리콘층(67)을 남긴다. 따라서, N채널 접합전계효과 트랜지스터의 게이트 부분의 트렌치 내의 제 2 폴리실리콘층(67)은 P 확산영역(63)에 전기적으로 연결되고, P채널 접합전계효과 트랜지스터의 드레인부분의 트렌치 내의 제 2 폴리실리콘층(67)은 P+확산영역(59)에 의해 매몰층(45)에 전기적으로 연결된다.
한편, 게이트 전극 접합을 조정하기 위하여 추가의 열처리를 진행할 수도 있다.
제12도에 도시된 바와 같이, 이후, 습식 혹은 건식식각공정에 의해 질화막(53) 및 제 1 산화막(51)을 완전히 제거하고 나서, 사진공정과 이온주입공정을 이용하여 N채널 접합전계효과 트랜지스터의 소오스 부분의 N웰(47), 즉 제 2 폴리실리콘층(67)이 매몰된 트렌치들 사이의 N웰(47)에 소오스용 N+확산영역(69)을 형성한다.
그런 다음, 사진공정과 이온주입공정을 이용하여 P채널 접합전계효과를 트랜지스터의 소오스 부분의 P웰(49), 즉 제 1 폴리실리콘층들(65)이 매몰된 트렌치들 사이의 P웰(49)에 소오스용 P+확산영역(71)을 형성한다.
마지막으로, 상기 결과 구조물 상에 층간절연막, 예를 들어 산화막(73)을 형성하고 나서 산화막(73)에 게이트, 소오스, 드레인을 위한 콘택홀을 각각 형성한후 상기 산화막(73) 상에 게이트전극(75), 소오스(77) 및 드레인 전극(79)을 형성하여 접합전계효과 트랜지스터를 완성한다.
이상에서 살펴본 바와 같이, 본 발명에 의한 파워 접합전계효과 트랜지스터 및 그 제조방법에 의하면, 접합전계효과 트랜지스터는 수직동작을 하므로 기판의 표면에 한정되는 부분은 소오스 전극과 게이트 전극만 있게 되어 집적도가 크게 향상되며 단일 금속층으로도 쉽게 그리고 짧은 배선 연결이 가능하다.
또한, 기존의 접합전계효과 트랜지스터는 게이트 전극의 면적이 커지므로 선행단에 대한 로드저항이 낮아지는 단점이 있으나, 본 발명에 의해 형성된 접합전계효괴 트랜지스터는 게이트 전극의 면적이 회로상으로도 유리하며 주파수 특성도 향상된다.
한편, 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 당업자의 통상적인 지식의 범위에서 그 변형이나 개량이 가능하다.

Claims (4)

  1. 반도체 기판; 상기 반도체 기판의 정해진 영역에 형성된 제 1 도전형의 매몰층; 상기 매몰층 상의 에피택셜층에 형성된 제 1 도전형의 웰; 상기 웰에 형성된 복수개의 트렌치들; 상기 트렌치들의 측벽 상에 형성된 절연막; 상기 트렌치들중 드레인 부분의 트렌치들과 게이트 부분의 트렌치에 각각 매몰된 제 1, 2 도전형 폴리실리콘층; 상기 제 1 도전형 폴리실리콘층과 상기 매몰층과의 전기적 연결을 위해 이들 사이의 웰에 형성된 깊은 제 1 도전형 확산영역; 상기 게이트 부분의 트렌치들 사이의 웰에 형성된 소오스용 제 1 도전형 확산영역; 게이트의 길이와 농도 조절을 위해 상기 게이트 부분의 트렌치들의 하부의 웰에 형성된 제 2 도전형 확산영역; 그리고 상기 소오스용 제 1 도전형 확산영역과, 상기 제 2 도전형 다결정실리콘층 및 상기 제 1 도전형 다결정실리콘층에 층간절연막의 콘택홍을 각각 거쳐 전기적으로 연결된 소오스, 게이트, 드레인전극을 포함하는 파워 접합전계효과 트랜지스터.
  2. 제1항에 있어서, 상기 제 1 도전형과 제 2 도전형은 N형과 P형으로 각각 이루어지는 것을 특징으로 하는 파워 접합전계효과 트랜지스터.
  3. 반도체 기판의 정해진 영역 상에 제 1 도전형의 매몰층을 형성하는 단계; 상기 매몰층을 포함한 상기 반도체기판 상에 에피택셜층을 형성하는 단계; 상기 에팩택셜층에 제 1 도전형의 웰을 형성하는 단계; 상기 웰에 복수개의 트렌치들을 형성하고 상기 트렌치들의 내면에 절연막을 형성하는 단계; 상기 트렌치들중 드레인 부분의 트렌치의 저면 상의 상기 절연막을 식각하는 단계; 상기 매몰층과의 전기적 연결을 위해 상기 드레인 부분의 트렌치의 하부의 웰에 깊은 제 1 도전형 확산영역을 형성하는 단계; 상기 트렌치들 전부에 소정 높이의 제 1 도전형 폴리실리콘층을 형성하는 단계; 상기 트렌치들 중 게이트 부분의 트렌치들 내의 제 1 도전형 폴리실리콘층을 식각하는 단계; 상기 게이트 부분의 트렌치들의 저면 상의 상기 절연막을 식각하는 단계; 게이트 길이와 농도 조절용으로 상기 게이트 부분의 트렌치들의 하부의 제 1 도전형 웰에 제 2 도전형 확산영역을 형성하는 단계; 상기 게이트 부분의 트렌치들에 소정 높이의 제 2 도전형 폴리실리콘층을 형성하는 단계; 상기 게이트 부분의 트렌치들 사이의 웰에 소오스용 제 1 도전형 확산영역을 형성하는 단계; 그리고 상기 소오스용 확산영역과 제 2 도전형 폴리실리콘층 및 제 1 도전형 폴리실리콘층에 층간 절연막의 콘택홍을 각각 거쳐 전기적으로 연결되는 소오스전극과 게이트전극 및 드레인 전극을 각각 형성하는 단계를 포함하는 파워 접합전계효과 트랜지스터의 제조방법.
  4. 제4항에 있어서, 상기 제 1 도전형과 제 2 도전형은 N형과 P형으로 각각 형성된 것을 특징으로 하는 파워 접합전계효과 트랜지스터의 제조방법.
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