JPS5999771A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
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- JPS5999771A JPS5999771A JP20886082A JP20886082A JPS5999771A JP S5999771 A JPS5999771 A JP S5999771A JP 20886082 A JP20886082 A JP 20886082A JP 20886082 A JP20886082 A JP 20886082A JP S5999771 A JPS5999771 A JP S5999771A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本廃明′ぼＭＯ８型半導体装置及びその製造方法に関す
る。 ′ □ＭＯ８型
半導体装置は、動作速度の向上及び集積度の増大を達成
するために、より微細化する事が要求され、チャンネル
長が数μｍからｌ／１ｍ以下となろうとしている。その
様な短いチャンネル長Ｍ Ｏ’８ ｍトランジスタに於
いてはソニストトレイシとの間の□耐圧が、所謂パンチ
スルーと呼ばれ□る現象の為に、低下する事が知られそ
いる。このバンチスルーはドレイン領域から伸び慝空乏
層がソース領域にまで達しチャンネル以外の基板内を電
流が流れる事によるものである。従来、このパンチスル
ー現象を抑えるために、種々の構造が提案されているが
、パンチスルーを抑える効果が余りないとか、あるいは
製造方法が難し過ぎるという欠点があった。
る。 ′ □ＭＯ８型
半導体装置は、動作速度の向上及び集積度の増大を達成
するために、より微細化する事が要求され、チャンネル
長が数μｍからｌ／１ｍ以下となろうとしている。その
様な短いチャンネル長Ｍ Ｏ’８ ｍトランジスタに於
いてはソニストトレイシとの間の□耐圧が、所謂パンチ
スルーと呼ばれ□る現象の為に、低下する事が知られそ
いる。このバンチスルーはドレイン領域から伸び慝空乏
層がソース領域にまで達しチャンネル以外の基板内を電
流が流れる事によるものである。従来、このパンチスル
ー現象を抑えるために、種々の構造が提案されているが
、パンチスルーを抑える効果が余りないとか、あるいは
製造方法が難し過ぎるという欠点があった。
本発明の目的は、上記欠点を除去し、短いチャンネル長
でしかもパンチスルーを生じ難いＭＯ８型半導体装置と
その製造方法を提供することにある。
でしかもパンチスルーを生じ難いＭＯ８型半導体装置と
その製造方法を提供することにある。
本発明のＭＯ８型半導体装置は、−導電型半導体基板の
表面層に設けられた逆導電型のソース及びドレイン領域
と、該ソース領域とドレイン領域との間にかつ該ソース
領域とドレイン領域の底面より深く設けられた溝と、該
溝表面を覆う絶縁膜と、該絶縁膜の上に設けられるゲー
ト電極と、前記溝に沿ってＵ字形に形成されるチャンネ
ル領域と、前記ソース及びドレイン領域の上に設けられ
かつ伶件←前記端部が前記Ｕ字形チャンネルと自己整合
的に形成される絶縁膜とを含んで構成される。
表面層に設けられた逆導電型のソース及びドレイン領域
と、該ソース領域とドレイン領域との間にかつ該ソース
領域とドレイン領域の底面より深く設けられた溝と、該
溝表面を覆う絶縁膜と、該絶縁膜の上に設けられるゲー
ト電極と、前記溝に沿ってＵ字形に形成されるチャンネ
ル領域と、前記ソース及びドレイン領域の上に設けられ
かつ伶件←前記端部が前記Ｕ字形チャンネルと自己整合
的に形成される絶縁膜とを含んで構成される。
本発明のＭＯ８型半導体装置の製造方法は、−導電型半
導体基板のソース、ドレイン及びチャンネルが形成され
るべき領域全面に反対導電型の不純物層を形成する工程
と、該不純物層の上に絶縁膜を形成する工程とマ前記絶
縁膜と前記不純物層とを選択エツチングして前記不純物
層を分離するＵ字形溝を形成する工程と、前記Ｕ字形溝
の表面にゲート絶縁膜を設ける工程と、前記ゲート絶縁
膜上にゲート電極を設ける工程とを含んで構成される。
導体基板のソース、ドレイン及びチャンネルが形成され
るべき領域全面に反対導電型の不純物層を形成する工程
と、該不純物層の上に絶縁膜を形成する工程とマ前記絶
縁膜と前記不純物層とを選択エツチングして前記不純物
層を分離するＵ字形溝を形成する工程と、前記Ｕ字形溝
の表面にゲート絶縁膜を設ける工程と、前記ゲート絶縁
膜上にゲート電極を設ける工程とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第１図（ａ）〜（ｄ）は本発明の半導体装置の第１の実
施例とその製造方法を説明するための主な製造工程にお
ける断面図である。
施例とその製造方法を説明するための主な製造工程にお
ける断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
０１に選択的に厚いフィールド酸化膜１０２と、このフ
ィールド酸化膜１０２の下側に位置して、チャンネルス
トッパとして働くＰ＋拡散層１０３を形成する。次にフ
ィールド酸化膜１０２が形成され′Ｃいない領域全体に
浅いＮ＋拡散層１０４を形成し、ＣＶＤ法等により通常
１μｍ前後の厚いシリコン酸化膜１０５をウェハー全面
に形成する。
０１に選択的に厚いフィールド酸化膜１０２と、このフ
ィールド酸化膜１０２の下側に位置して、チャンネルス
トッパとして働くＰ＋拡散層１０３を形成する。次にフ
ィールド酸化膜１０２が形成され′Ｃいない領域全体に
浅いＮ＋拡散層１０４を形成し、ＣＶＤ法等により通常
１μｍ前後の厚いシリコン酸化膜１０５をウェハー全面
に形成する。
次に、第１図（ｂ）に示すように、フォトレジストとエ
ツチング技術を用いてチャンネル領域のＮ＋拡散層１０
４と若干のシリコン基板１０１を選択除去して０字形溝
１０６を形成して−“拡散層１０４を分離してソース１
０７．ドレイン１０８を形成する。
ツチング技術を用いてチャンネル領域のＮ＋拡散層１０
４と若干のシリコン基板１０１を選択除去して０字形溝
１０６を形成して−“拡散層１０４を分離してソース１
０７．ドレイン１０８を形成する。
次に、第１図（Ｃ）に示すように０字形溝１０６の表面
を酸化してゲート絶縁膜１０９を形成し、ゲート酸化膜
１０９の上にポリシリコンでゲート電極１１０を形成し
、次に、メート電極１１０を被覆するシリコン酸化膜１
１１を形成する。
を酸化してゲート絶縁膜１０９を形成し、ゲート酸化膜
１０９の上にポリシリコンでゲート電極１１０を形成し
、次に、メート電極１１０を被覆するシリコン酸化膜１
１１を形成する。
次に、第１図（ｄ）に示すように、ソース１０７゜ドレ
イン１０８へのコンタクト孔１１２，１１３を形成し、
配線１１４，１１４’を形成することにより第１の実施
例のＭＯ８型半導体装置を得る。
イン１０８へのコンタクト孔１１２，１１３を形成し、
配線１１４，１１４’を形成することにより第１の実施
例のＭＯ８型半導体装置を得る。
この第１の実施例の半導体装置に於いては、ソース・ド
レイン１０７，１０８と、ゲート電極１１０は自己整合
的に形成され、更に、ゲート酸化膜１０９は０字形溝１
０６に形成されているためチャンネル領域１１５はソー
ス１０７．ドレイン１０８のＮ＋拡散層の底面より下側
に位置し、従ってドレイン１０８から伸びる空乏層はソ
ース１０７に達し難く、ソース１０７とドレイン１０８
の間の耐圧が向上するという利点を有する。又、ゲート
電極１１０とソース１０７及びドレイン１０８の間には
厚いシリコン酸化膜１０５が存在しているから、電極間
の容量も小さいという利点も有する。
レイン１０７，１０８と、ゲート電極１１０は自己整合
的に形成され、更に、ゲート酸化膜１０９は０字形溝１
０６に形成されているためチャンネル領域１１５はソー
ス１０７．ドレイン１０８のＮ＋拡散層の底面より下側
に位置し、従ってドレイン１０８から伸びる空乏層はソ
ース１０７に達し難く、ソース１０７とドレイン１０８
の間の耐圧が向上するという利点を有する。又、ゲート
電極１１０とソース１０７及びドレイン１０８の間には
厚いシリコン酸化膜１０５が存在しているから、電極間
の容量も小さいという利点も有する。
第２図（ａ）〜（Ｃ）は本発明の半導体装置の第２の実
施例とその製造方法を説明するだめの主な製造工程にお
ける断面図である。
施例とその製造方法を説明するだめの主な製造工程にお
ける断面図である。
まず、第２図（ａ）に示すように、第１図（ａ） Ｊ
（ｂ）で説明したと同様な方法を用いて、Ｐ型シリコン
基板２０１に、フィールド酸化膜２０２．チャンネルス
トッパ２０３．薄いＮ＋拡散層２０４．２０４’。
（ｂ）で説明したと同様な方法を用いて、Ｐ型シリコン
基板２０１に、フィールド酸化膜２０２．チャンネルス
トッパ２０３．薄いＮ＋拡散層２０４．２０４’。
ゲート酸化膜２０５．シリコン酸化膜２０６を形成する
。フォトレジスト２０７をエッチングマスりとしてポリ
シリコンのゲート電極２０′８を形成。
。フォトレジスト２０７をエッチングマスりとしてポリ
シリコンのゲート電極２０′８を形成。
する。
次に、第２図（ｂ）に示すように、フォトレジスト２０
７及びゲート電極２０８をマスクとしてシリコン酸化膜
２０６をエツチング除去・１７、ゲート電極２０８の下
部にのみ残されたシリコン酸化膜２０９．２０９’とす
る。
７及びゲート電極２０８をマスクとしてシリコン酸化膜
２０６をエツチング除去・１７、ゲート電極２０８の下
部にのみ残されたシリコン酸化膜２０９．２０９’とす
る。
次に、第２図（Ｃ）に示すように、ゲート電極２０８を
マスクとしてイオン注入法によって深いＮ＋拡散層のソ
ース２１０．ドレイン２１１を形成し、その稜シリコン
酸化膜２１２を気相成長にこって成長させコンタクト孔
２１３，２１３’を形成し、最後に配線２１４．２１４
’を形成することによ、ｅ、本発明の第２の実施例のＭ
、Ｏ８型型半体装爵を得る。
マスクとしてイオン注入法によって深いＮ＋拡散層のソ
ース２１０．ドレイン２１１を形成し、その稜シリコン
酸化膜２１２を気相成長にこって成長させコンタクト孔
２１３，２１３’を形成し、最後に配線２１４．２１４
’を形成することによ、ｅ、本発明の第２の実施例のＭ
、Ｏ８型型半体装爵を得る。
この第２の実施例によれは、ゲート酸化膜２０５に接す
るのは浅い１拡散層２０４，２０４’である □からソ
ースとドし７１７間の耐圧は高く保たれる一方、コンタ
クト孔２］、３，２１３’が形成される領域には深いＮ
＋拡散層のソース及びドレイン２１０゜２１１があるか
あ、ソ、−ス及びドレイン全体の抵抗値が下がり、高速
化が容易となるという大きなオリ点を有する様になる。
るのは浅い１拡散層２０４，２０４’である □からソ
ースとドし７１７間の耐圧は高く保たれる一方、コンタ
クト孔２］、３，２１３’が形成される領域には深いＮ
＋拡散層のソース及びドレイン２１０゜２１１があるか
あ、ソ、−ス及びドレイン全体の抵抗値が下がり、高速
化が容易となるという大きなオリ点を有する様になる。
以上詳細に説明し／ζように、本発明によれば、短いチ
ャンネル、長で゛パンナスルーを生じ難いＭＯ８型半４
参体装壺が得られるのでその効果は太きい。
ャンネル、長で゛パンナスルーを生じ難いＭＯ８型半４
参体装壺が得られるのでその効果は太きい。
第１図（ａ）〜（ｄ、）は本発明の半導体装置の第１の
実り例とその製造方法を説明するための主な製造工程に
おりる断面、図、第２図（ａ）−（Ｃ）は本発明の半導
体装置の第２の実施例とその製造方法を説明するための
主な製造工程における断面図である。 １０１°、、 、、、 ｐ ｙｌＱシリコン基板、
１０２・・・・・・フィールド酸化膜１．１０３・・・
・・・ｊ）拡散層、１０４・・・・・・Ｎ拡散層、１０
５・・・・・・シリコン酸化膜、１０６・・・・・・Ｕ
字形−一、、””ｏ ７ ・−・−ソース、１０８・・
・・・・ドレイン領域、１０９・・・・・・ゲート酸化
膜、１１０・・・・・・ゲート電極、１１１・・・・・
シリコン酸化膜、１１２゜１１３・・・・・・コンタク
ト孔、１１４ 、１１４’ −−−−配５Ｌ２０１・・
・・・・Ｐ型シリコン基板、２ｏ２・・・・・・フィー
ルド酸化膜、２ｏ３・・・・・・チャンネルストッパ、
２０４ 、２０４’・山−・Ｎ＋拡散層、２０５−−−
−−−ゲート酸化膜、２ｏ６・・・・・・シリコン酸化
膜、２ｏ７・・・・・・フォトレジスト、２ｏ８・・・
・・・ゲートＩｌａ：Ｑｆｉ、 ２’０９゜２０９′
・・・・・シリコン酸化膜、２１吐り・・・ソース、２
１１・・・・・・ドレイン、２１２・・・・・・シリコ
ン酸化膜、２１３．２１３’・・・・・・コンタクト孔
、２１４，２．１４’・・・・・・配線。 ＝３′ｌ
実り例とその製造方法を説明するための主な製造工程に
おりる断面、図、第２図（ａ）−（Ｃ）は本発明の半導
体装置の第２の実施例とその製造方法を説明するための
主な製造工程における断面図である。 １０１°、、 、、、 ｐ ｙｌＱシリコン基板、
１０２・・・・・・フィールド酸化膜１．１０３・・・
・・・ｊ）拡散層、１０４・・・・・・Ｎ拡散層、１０
５・・・・・・シリコン酸化膜、１０６・・・・・・Ｕ
字形−一、、””ｏ ７ ・−・−ソース、１０８・・
・・・・ドレイン領域、１０９・・・・・・ゲート酸化
膜、１１０・・・・・・ゲート電極、１１１・・・・・
シリコン酸化膜、１１２゜１１３・・・・・・コンタク
ト孔、１１４ 、１１４’ −−−−配５Ｌ２０１・・
・・・・Ｐ型シリコン基板、２ｏ２・・・・・・フィー
ルド酸化膜、２ｏ３・・・・・・チャンネルストッパ、
２０４ 、２０４’・山−・Ｎ＋拡散層、２０５−−−
−−−ゲート酸化膜、２ｏ６・・・・・・シリコン酸化
膜、２ｏ７・・・・・・フォトレジスト、２ｏ８・・・
・・・ゲートＩｌａ：Ｑｆｉ、 ２’０９゜２０９′
・・・・・シリコン酸化膜、２１吐り・・・ソース、２
１１・・・・・・ドレイン、２１２・・・・・・シリコ
ン酸化膜、２１３．２１３’・・・・・・コンタクト孔
、２１４，２．１４’・・・・・・配線。 ＝３′ｌ
Claims (2)
- （１）−導電型半導体基板の表面層に設けられた逆導電
型のソース及びドレイン領域と１．該ソース領域とドレ
イン領域との間にかつ該ソース領域とドレイン領域の底
面より深く設けられた溝と、該溝表面を榎う絶縁膜と、
該絶縁膜の上に設けられるゲート電極と、前記溝に沿っ
てＵ字形に形成されるチャンネル領域と、前記ソース及
びドレイン領域の上に設けられかつ４１ｉ１≠前記端部
が前記Ｕ字形チャンネルと自己整合的に：形成される絶
縁膜・とを含むことを特徴とするＭＯ’Ｓ型半導体装置
。 - （２）−導電型半導体基板のソース、ドレイン及びチャ
ンネルが形成されるべき領域全面に反対導電型の不純物
層を形成する工程と、該不純物層の上に絶縁膜を形成す
る工程と、前記絶縁膜と前記不純物層とを選択エツチン
グして前記不純□物層を分離するＵ字形溝を形成する工
程と、前記Ｕ字形溝の表面にゲ′−ト絶縁膜を設ける工
程□と、□前記ゲート絶縁膜上にゲート□電極を設ける
工程とを含むことを特徴とするＭ’ Ｏ’ＳＳ型半導体
製装置一造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20886082A JPS5999771A (ja) | 1982-11-29 | 1982-11-29 | Ｍｏｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20886082A JPS5999771A (ja) | 1982-11-29 | 1982-11-29 | Ｍｏｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999771A true JPS5999771A (ja) | 1984-06-08 |
Family
ID=16563312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20886082A Pending JPS5999771A (ja) | 1982-11-29 | 1982-11-29 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008166562A (ja) * | 2006-12-28 | 2008-07-17 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54102980A (en) * | 1978-01-31 | 1979-08-13 | Matsushita Electric Ind Co Ltd | Mos-type semiconductor device and its manufacture |
| JPS5773974A (en) * | 1980-10-27 | 1982-05-08 | Toshiba Corp | Manufacture of most type semiconductor device |
| JPS57115871A (en) * | 1980-11-24 | 1982-07-19 | Western Electric Co | Method of producing semiconductor device |
-
1982
- 1982-11-29 JP JP20886082A patent/JPS5999771A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54102980A (en) * | 1978-01-31 | 1979-08-13 | Matsushita Electric Ind Co Ltd | Mos-type semiconductor device and its manufacture |
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| JPS57115871A (en) * | 1980-11-24 | 1982-07-19 | Western Electric Co | Method of producing semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008166562A (ja) * | 2006-12-28 | 2008-07-17 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP4609814B2 (ja) * | 2006-12-28 | 2011-01-12 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
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