JPH0878535A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0878535A JPH0878535A JP6208299A JP20829994A JPH0878535A JP H0878535 A JPH0878535 A JP H0878535A JP 6208299 A JP6208299 A JP 6208299A JP 20829994 A JP20829994 A JP 20829994A JP H0878535 A JPH0878535 A JP H0878535A
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- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 半導体装置、特にＣＭＯＳトランジスタの製
造方法に関し、ｎＭＯＳトランジスタの特性を劣化させ
ることなく、ｐＭＯＳトランジスタの短チャネル効果を
抑制する手段を提供する。 【構成】 半導体基板（シリコン基板１）の上に形成し
たｐ型のウェル２1 とｎ型のウェル２2 のほぼ中央に、
第１のゲート絶縁膜３1 と第２のゲート絶縁膜３ 2 を介
して、第１のゲート電極４1 と第２のゲート電極４2 を
形成し、第１のゲート電極と第２のゲート電極の側面に
第１の膜厚を有する第１の絶縁膜（シリコン酸化膜６）
を形成し、第１のゲート電極と第１の絶縁膜をマスクに
して半導体基板に第１導電型の不純物を導入し、第１の
ゲート電極と第２のゲート電極の側面に第１の膜厚より
厚い第２の膜厚を有する第２の絶縁膜（サイドウォール
８11，８12，８21，８22）を形成し、第２のゲート電極
と第２の絶縁膜をマスクにして半導体基板に第２導電型
の不純物を導入する。
造方法に関し、ｎＭＯＳトランジスタの特性を劣化させ
ることなく、ｐＭＯＳトランジスタの短チャネル効果を
抑制する手段を提供する。 【構成】 半導体基板（シリコン基板１）の上に形成し
たｐ型のウェル２1 とｎ型のウェル２2 のほぼ中央に、
第１のゲート絶縁膜３1 と第２のゲート絶縁膜３ 2 を介
して、第１のゲート電極４1 と第２のゲート電極４2 を
形成し、第１のゲート電極と第２のゲート電極の側面に
第１の膜厚を有する第１の絶縁膜（シリコン酸化膜６）
を形成し、第１のゲート電極と第１の絶縁膜をマスクに
して半導体基板に第１導電型の不純物を導入し、第１の
ゲート電極と第２のゲート電極の側面に第１の膜厚より
厚い第２の膜厚を有する第２の絶縁膜（サイドウォール
８11，８12，８21，８22）を形成し、第２のゲート電極
と第２の絶縁膜をマスクにして半導体基板に第２導電型
の不純物を導入する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特にＣＭＯＳトランジスタの製造方法に関するもの
である。
法、特にＣＭＯＳトランジスタの製造方法に関するもの
である。
【０００２】
【従来の技術】ＭＯＳトランジスタにおいては、ゲート
長がサブミクロン領域まで微細化されると、ｐＭＯＳの
短チャネル効果が顕著になってくる。その結果、素子特
性のばらつきの増大による歩留り低下、あるいは短チャ
ネル効果抑制のためのチャネル領域の高濃度化によるし
きい値の増大、移動度の低下という問題が生じてくる。
長がサブミクロン領域まで微細化されると、ｐＭＯＳの
短チャネル効果が顕著になってくる。その結果、素子特
性のばらつきの増大による歩留り低下、あるいは短チャ
ネル効果抑制のためのチャネル領域の高濃度化によるし
きい値の増大、移動度の低下という問題が生じてくる。
【０００３】ｐＭＯＳの短チャネル効果の主な原因は、
ソース領域とドレイン領域にイオン注入した高濃度の不
純物、例えばボロンが、その後の熱工程によってチャネ
ル方向および下方に拡散し、実効チャネル長を短くする
ためと、ドレイン領域のポテンシャルのソース領域側へ
の張出が大きくなることによる。
ソース領域とドレイン領域にイオン注入した高濃度の不
純物、例えばボロンが、その後の熱工程によってチャネ
ル方向および下方に拡散し、実効チャネル長を短くする
ためと、ドレイン領域のポテンシャルのソース領域側へ
の張出が大きくなることによる。
【０００４】したがって、このボロンの熱工程による拡
散を抑制すればよいことになる。このためには、ソース
領域とドレイン領域へのボロンの高濃度注入を、ゲート
電極からセルフアラインで所定の距離だけ離して行う必
要がある。このとき、ｎＭＯＳトランジスタに関して
は、そのソース領域とドレイン領域の不純物に用いる砒
素の拡散係数が小さいため、ｐＭＯＳトランジスタと同
様にゲート電極から離してイオン注入すると、その部分
の抵抗が高くなり、ドレイン電流が低下してしまう。
散を抑制すればよいことになる。このためには、ソース
領域とドレイン領域へのボロンの高濃度注入を、ゲート
電極からセルフアラインで所定の距離だけ離して行う必
要がある。このとき、ｎＭＯＳトランジスタに関して
は、そのソース領域とドレイン領域の不純物に用いる砒
素の拡散係数が小さいため、ｐＭＯＳトランジスタと同
様にゲート電極から離してイオン注入すると、その部分
の抵抗が高くなり、ドレイン電流が低下してしまう。
【０００５】通常、ｎＭＯＳトランジスタ、ｐＭＯＳト
ランジスタ共に、ゲート電極にサイドウォールを形成
し、このゲート電極とサイドウォールをマスクにして不
純物を導入することによって、ゲート電極にセルフアラ
インしてソース領域とドレイン領域を形成していた。し
かし、上述の問題があるため、ｐＭＯＳトランジスタに
最適なサイドウォール幅を形成することができなかっ
た。
ランジスタ共に、ゲート電極にサイドウォールを形成
し、このゲート電極とサイドウォールをマスクにして不
純物を導入することによって、ゲート電極にセルフアラ
インしてソース領域とドレイン領域を形成していた。し
かし、上述の問題があるため、ｐＭＯＳトランジスタに
最適なサイドウォール幅を形成することができなかっ
た。
【０００６】
【発明が解決しようとする課題】本発明は、半導体装
置、特にＣＭＯＳトランジスタにおいて、工程数の増加
を伴うことなく、ｎＭＯＳトランジスタの特性を劣化さ
せないで、ｐＭＯＳトランジスタの短チャネル効果を抑
制して微細なゲート長を有し高速動作が可能なＣＭＯＳ
トランジスタを実現することができる手段を提供するこ
とを目的とする。
置、特にＣＭＯＳトランジスタにおいて、工程数の増加
を伴うことなく、ｎＭＯＳトランジスタの特性を劣化さ
せないで、ｐＭＯＳトランジスタの短チャネル効果を抑
制して微細なゲート長を有し高速動作が可能なＣＭＯＳ
トランジスタを実現することができる手段を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法においては、半導体基板の上に第１のゲー
ト電極と第２のゲート電極を形成する工程と、第１のゲ
ート電極と第２のゲート電極の側面に第１の膜厚を有す
る第１の絶縁膜を形成する工程と、第１のゲート電極と
その側面に形成された第１の絶縁膜をマスクにして半導
体基板に第１導電型の不純物を導入する工程と、第１の
ゲート電極と第２のゲート電極の側面の第１の絶縁膜に
第２の膜厚を有する第２の絶縁膜を形成する工程と、第
２ゲート電極とその側面に形成された第１の絶縁膜と第
２の絶縁膜をマスクにして半導体基板に第２導電型の不
純物を導入する工程を採用した。
置の製造方法においては、半導体基板の上に第１のゲー
ト電極と第２のゲート電極を形成する工程と、第１のゲ
ート電極と第２のゲート電極の側面に第１の膜厚を有す
る第１の絶縁膜を形成する工程と、第１のゲート電極と
その側面に形成された第１の絶縁膜をマスクにして半導
体基板に第１導電型の不純物を導入する工程と、第１の
ゲート電極と第２のゲート電極の側面の第１の絶縁膜に
第２の膜厚を有する第２の絶縁膜を形成する工程と、第
２ゲート電極とその側面に形成された第１の絶縁膜と第
２の絶縁膜をマスクにして半導体基板に第２導電型の不
純物を導入する工程を採用した。
【０００８】この場合、第１の絶縁膜または第２の絶縁
膜あるいはその両者を絶縁膜の異方性エッチングによっ
て形成することができる。
膜あるいはその両者を絶縁膜の異方性エッチングによっ
て形成することができる。
【０００９】また、この場合、第１導電型の不純物また
は第２導電型の不純物あるいはその両者をイオン注入に
よって半導体基板に導入することができる。
は第２導電型の不純物あるいはその両者をイオン注入に
よって半導体基板に導入することができる。
【００１０】また、この場合、第１の絶縁膜を形成する
前に、第１のゲート電極をマスクにして半導体基板に、
第１のゲート電極とその側面に形成された第１の絶縁膜
をマスクにして半導体基板に導入した第１導電型の不純
物の濃度よりも低濃度に第１導電型の不純物を導入し、
また、第２ゲート電極をマスクにして半導体基板に、第
２ゲート電極とその側面に形成された第１の絶縁膜と第
２の絶縁膜をマスクにして半導体基板に導入した第２導
電型の不純物の濃度よりも低濃度に第２導電型の不純物
を導入してＬＤＤ構造を形成することができる。
前に、第１のゲート電極をマスクにして半導体基板に、
第１のゲート電極とその側面に形成された第１の絶縁膜
をマスクにして半導体基板に導入した第１導電型の不純
物の濃度よりも低濃度に第１導電型の不純物を導入し、
また、第２ゲート電極をマスクにして半導体基板に、第
２ゲート電極とその側面に形成された第１の絶縁膜と第
２の絶縁膜をマスクにして半導体基板に導入した第２導
電型の不純物の濃度よりも低濃度に第２導電型の不純物
を導入してＬＤＤ構造を形成することができる。
【００１１】また、この場合、第１導電型の不純物また
は第２導電型の不純物を半導体基板に導入する工程にお
いて、ゲート電極にも第１導電型の不純物または第２導
電型の不純物を導入して低抵抗化することができる。
は第２導電型の不純物を半導体基板に導入する工程にお
いて、ゲート電極にも第１導電型の不純物または第２導
電型の不純物を導入して低抵抗化することができる。
【００１２】また、この場合、第１の絶縁膜と第２の絶
縁膜を異なる材料によって形成し、第２の絶縁膜の異方
性エッチングを第１の絶縁膜の表面で一旦停止し、次い
で、第１の絶縁膜を異方性ドライエッチングすることに
よってオーバーエッチングを低減することができる。
縁膜を異なる材料によって形成し、第２の絶縁膜の異方
性エッチングを第１の絶縁膜の表面で一旦停止し、次い
で、第１の絶縁膜を異方性ドライエッチングすることに
よってオーバーエッチングを低減することができる。
【００１３】また、この場合、第１の絶縁膜と第２の絶
縁膜を異なる材料によって形成し、第２の絶縁膜の異方
性エッチングを第１の絶縁膜の表面で一旦停止し、次い
で、第１の絶縁膜をウェットエッチングすることによっ
てドライエッチングによる半導体基板の損傷を防ぐこと
ができる。
縁膜を異なる材料によって形成し、第２の絶縁膜の異方
性エッチングを第１の絶縁膜の表面で一旦停止し、次い
で、第１の絶縁膜をウェットエッチングすることによっ
てドライエッチングによる半導体基板の損傷を防ぐこと
ができる。
【００１４】また、この場合、第１の絶縁膜をシリコン
窒化膜とし、第２の絶縁膜をシリコン酸化膜とすること
ができる。
窒化膜とし、第２の絶縁膜をシリコン酸化膜とすること
ができる。
【００１５】
【作用】図１は、本発明の半導体装置の製造方法をＣＭ
ＯＳトランジスタに適用した場合の原理説明図である。
この図において、１はシリコン基板、２1 はｐ型のウェ
ル、２2 はｎ型のウェル、３1 は第１のゲート絶縁膜、
３2 は第２のゲート絶縁膜、４1 は第１のゲート電極、
４2 は第２のゲート電極、５11，５12は低濃度ｎ型不純
物領域、５21，５22は低濃度ｐ型不純物領域、６はシリ
コン酸化膜、７11は高濃度ｎ型ソース領域、７12は高濃
度ｎ型ドレイン領域、７22は高濃度ｐ型ソース領域、７
21は高濃度ｐ型ドレイン領域、８11，８12，８21，８22
はサイドウォール、９11，９12，９21，９22はコンタク
トホール、１０11，１０22はソース電極、１０12，１０
21はドレイン電極である。
ＯＳトランジスタに適用した場合の原理説明図である。
この図において、１はシリコン基板、２1 はｐ型のウェ
ル、２2 はｎ型のウェル、３1 は第１のゲート絶縁膜、
３2 は第２のゲート絶縁膜、４1 は第１のゲート電極、
４2 は第２のゲート電極、５11，５12は低濃度ｎ型不純
物領域、５21，５22は低濃度ｐ型不純物領域、６はシリ
コン酸化膜、７11は高濃度ｎ型ソース領域、７12は高濃
度ｎ型ドレイン領域、７22は高濃度ｐ型ソース領域、７
21は高濃度ｐ型ドレイン領域、８11，８12，８21，８22
はサイドウォール、９11，９12，９21，９22はコンタク
トホール、１０11，１０22はソース電極、１０12，１０
21はドレイン電極である。
【００１６】この原理説明図によって本発明の半導体装
置の製造方法を説明する。シリコン基板１の表面にｎＭ
ＯＳトランジスタを形成するためのｐ型のウェル２1 と
ｐＭＯＳトランジスタを形成するためのｎ型のウェル２
2 を形成し、このｐ型のウェル２1 とｎ型のウェル２2
のほぼ中央に第１のゲート絶縁膜３1 と第２のゲート絶
縁膜３2 および第１のゲート電極４1 と第２のゲート電
極４2 を形成する。
置の製造方法を説明する。シリコン基板１の表面にｎＭ
ＯＳトランジスタを形成するためのｐ型のウェル２1 と
ｐＭＯＳトランジスタを形成するためのｎ型のウェル２
2 を形成し、このｐ型のウェル２1 とｎ型のウェル２2
のほぼ中央に第１のゲート絶縁膜３1 と第２のゲート絶
縁膜３2 および第１のゲート電極４1 と第２のゲート電
極４2 を形成する。
【００１７】レジスト膜によってｎ型のウェル２2 を覆
った状態で、ｐ型のウェル２1 の第１のゲート電極４1
の近傍に砒素を注入してＬＤＤ構造を形成するための低
濃度ｎ型不純物領域５11，５12を形成し、次いで、ｐ型
のウェル２1 を覆った状態で、ｎ型のウェル２2 の第２
のゲート電極４2 の近傍にＢＦ2 を注入してＬＤＤ構造
を形成するための低濃度ｐ型不純物領域５21，５22を形
成する。
った状態で、ｐ型のウェル２1 の第１のゲート電極４1
の近傍に砒素を注入してＬＤＤ構造を形成するための低
濃度ｎ型不純物領域５11，５12を形成し、次いで、ｐ型
のウェル２1 を覆った状態で、ｎ型のウェル２2 の第２
のゲート電極４2 の近傍にＢＦ2 を注入してＬＤＤ構造
を形成するための低濃度ｐ型不純物領域５21，５22を形
成する。
【００１８】全表面にシリコン酸化膜６を堆積し、ｐ型
のウェル２1 に第１のゲート電極４ 1 とシリコン酸化膜
６をマスクにして、砒素をイオン注入して高濃度ｎ型ソ
ース領域７11と高濃度ｎ型ドレイン領域７12を形成す
る。
のウェル２1 に第１のゲート電極４ 1 とシリコン酸化膜
６をマスクにして、砒素をイオン注入して高濃度ｎ型ソ
ース領域７11と高濃度ｎ型ドレイン領域７12を形成す
る。
【００１９】全表面にシリコン酸化膜を追加して堆積
し、この酸化膜をシリコン酸化膜６と共に異方性エッチ
ングして、第１のゲート電極４1 と第２のゲート電極４
2 の側面にサイドウォール８11，８12，８21，８22を形
成し、レジスト膜によってｐ型のウェル２1 を覆った状
態で、ｎ型のウェル２2 の第２のゲート電極４2 の近傍
にＢＦ2 を注入して高濃度ｐ型ソース領域７22と高濃度
ｐ型ドレイン領域７21を形成する。
し、この酸化膜をシリコン酸化膜６と共に異方性エッチ
ングして、第１のゲート電極４1 と第２のゲート電極４
2 の側面にサイドウォール８11，８12，８21，８22を形
成し、レジスト膜によってｐ型のウェル２1 を覆った状
態で、ｎ型のウェル２2 の第２のゲート電極４2 の近傍
にＢＦ2 を注入して高濃度ｐ型ソース領域７22と高濃度
ｐ型ドレイン領域７21を形成する。
【００２０】次いで、熱処理を行って、注入した不純物
を活性化した後、全面にシリコン酸化膜６を堆積し、こ
のシリコン酸化膜６に高濃度ｎ型ソース領域７11、高濃
度ｎ型ドレイン領域７12、高濃度ｐ型ソース領域７22、
高濃度ｐ型ドレイン領域７21に達するコンタクトホール
９11，９12，９21，９22を形成し、このコンタクトホー
ル９11，９12，９21，９22を含む全面に金属膜を形成
し、パターニングしてソース電極１０11，１０22とドレ
イン電極１０12，１０21を形成してＣＭＯＳトランジス
タを完成する。
を活性化した後、全面にシリコン酸化膜６を堆積し、こ
のシリコン酸化膜６に高濃度ｎ型ソース領域７11、高濃
度ｎ型ドレイン領域７12、高濃度ｐ型ソース領域７22、
高濃度ｐ型ドレイン領域７21に達するコンタクトホール
９11，９12，９21，９22を形成し、このコンタクトホー
ル９11，９12，９21，９22を含む全面に金属膜を形成
し、パターニングしてソース電極１０11，１０22とドレ
イン電極１０12，１０21を形成してＣＭＯＳトランジス
タを完成する。
【００２１】このようにすると、第１のゲート電極の側
面に形成された第１の絶縁膜をマスクにして半導体基板
に高濃度で導入したＡｓ等の第１導電型の不純物はその
後の熱工程によって大きく拡散することがないから、ボ
ロン等の第２導電型の不純物を、その熱処理による拡散
を見込んだ厚さの第２のゲート電極のサイドウォールを
マスクにして導入すると、第１導電型の不純物と第２導
電型不純物の完成後の不純物分布を最適化することがで
きる。
面に形成された第１の絶縁膜をマスクにして半導体基板
に高濃度で導入したＡｓ等の第１導電型の不純物はその
後の熱工程によって大きく拡散することがないから、ボ
ロン等の第２導電型の不純物を、その熱処理による拡散
を見込んだ厚さの第２のゲート電極のサイドウォールを
マスクにして導入すると、第１導電型の不純物と第２導
電型不純物の完成後の不純物分布を最適化することがで
きる。
【００２２】
【実施例】以下、本発明の実施例を説明する。図２、図
３は、本発明の一実施例の半導体装置の製造工程説明図
であり、（Ａ）〜（Ｆ）は各工程を示している。この図
において、１はシリコン基板、２1 はｐ型のウェル、２
2 はｎ型のウェル、３1 は第１のゲート絶縁膜、３2 は
第２のゲート絶縁膜、４1 は第１のゲート電極、４2 は
第２のゲート電極、５11，５12は低濃度ｎ型不純物領
域、５21，５22は低濃度ｐ型不純物領域、６はシリコン
酸化膜、７11は高濃度ｎ型ソース領域、７12は高濃度ｎ
型ドレイン領域、７22は高濃度ｐ型ソース領域、７21は
高濃度ｐ型ドレイン領域、８11，８12，８21，８22はサ
イドウォールである。
３は、本発明の一実施例の半導体装置の製造工程説明図
であり、（Ａ）〜（Ｆ）は各工程を示している。この図
において、１はシリコン基板、２1 はｐ型のウェル、２
2 はｎ型のウェル、３1 は第１のゲート絶縁膜、３2 は
第２のゲート絶縁膜、４1 は第１のゲート電極、４2 は
第２のゲート電極、５11，５12は低濃度ｎ型不純物領
域、５21，５22は低濃度ｐ型不純物領域、６はシリコン
酸化膜、７11は高濃度ｎ型ソース領域、７12は高濃度ｎ
型ドレイン領域、７22は高濃度ｐ型ソース領域、７21は
高濃度ｐ型ドレイン領域、８11，８12，８21，８22はサ
イドウォールである。
【００２３】この製造工程説明図によって本発明の一実
施例のＣＭＯＳトランジスタの製造方法を説明する。
施例のＣＭＯＳトランジスタの製造方法を説明する。
【００２４】第１工程（図２（Ａ）参照） シリコン基板１の表面にｐ型不純物とｎ型不純物を選択
的に導入してｎＭＯＳトランジスタを形成するためのｐ
型のウェル２1 とｐＭＯＳトランジスタを形成するため
のｎ型のウェル２2 を形成し、シリコン基板１の表面に
熱酸化膜を形成し、その上にＣＶＤ法によって多結晶シ
リコン膜を形成し、この熱酸化膜と多結晶シリコン膜を
パターニングすることによって第１のゲート絶縁膜３1
と第２のゲート絶縁膜３2 、および、第１のゲート電極
４1 と第２のゲート電極４2 を形成する。
的に導入してｎＭＯＳトランジスタを形成するためのｐ
型のウェル２1 とｐＭＯＳトランジスタを形成するため
のｎ型のウェル２2 を形成し、シリコン基板１の表面に
熱酸化膜を形成し、その上にＣＶＤ法によって多結晶シ
リコン膜を形成し、この熱酸化膜と多結晶シリコン膜を
パターニングすることによって第１のゲート絶縁膜３1
と第２のゲート絶縁膜３2 、および、第１のゲート電極
４1 と第２のゲート電極４2 を形成する。
【００２５】第２工程（図２（Ｂ）参照） レジスト膜によってｐＭＯＳトランジスタを形成するた
めのｎ型のウェル２2を覆った状態で、ｎＭＯＳトラン
ジスタを形成するためのｐ型のウェル２1 の第１のゲー
ト電極４1 の近傍に砒素を１０ｋｅＶで４×１０13ｃｍ
-2注入して低濃度ｎ型不純物領域５11，５12を形成し、
次いで、ｎＭＯＳトランジスタを形成するためのｐ型の
ウェル２1 を覆った状態で、ｐＭＯＳトランジスタを形
成するためのｎ型のウェル２2 の第２のゲート電極４2
の近傍にＢＦ2 を１０ｋｅＶで４×１０14ｃｍ-2注入し
て低濃度ｐ型不純物領域５21，５22を形成して、ＬＤＤ
構造を形成するための準備をする。
めのｎ型のウェル２2を覆った状態で、ｎＭＯＳトラン
ジスタを形成するためのｐ型のウェル２1 の第１のゲー
ト電極４1 の近傍に砒素を１０ｋｅＶで４×１０13ｃｍ
-2注入して低濃度ｎ型不純物領域５11，５12を形成し、
次いで、ｎＭＯＳトランジスタを形成するためのｐ型の
ウェル２1 を覆った状態で、ｐＭＯＳトランジスタを形
成するためのｎ型のウェル２2 の第２のゲート電極４2
の近傍にＢＦ2 を１０ｋｅＶで４×１０14ｃｍ-2注入し
て低濃度ｐ型不純物領域５21，５22を形成して、ＬＤＤ
構造を形成するための準備をする。
【００２６】第３工程（図２（Ｃ）参照） ＣＶＤ法によってシリコン酸化膜６を５０ｎｍ堆積す
る。
る。
【００２７】第４工程（図３（Ｄ）参照） ｎＭＯＳトランジスタを形成するためのｐ型のウェル２
1 に第１のゲート電極４1 とシリコン酸化膜６をマスク
にして、砒素を６０ｋｅＶで５×１０15ｃｍ-2イオン注
入して高濃度ｎ型ソース領域７11と高濃度ｎ型ドレイン
領域７12を形成する。
1 に第１のゲート電極４1 とシリコン酸化膜６をマスク
にして、砒素を６０ｋｅＶで５×１０15ｃｍ-2イオン注
入して高濃度ｎ型ソース領域７11と高濃度ｎ型ドレイン
領域７12を形成する。
【００２８】第５工程（図３（Ｅ）参照） ＣＶＤ法によってシリコン酸化膜を１５０ｎｍ追加して
堆積した後、この酸化膜をシリコン酸化膜６と共に異方
性エッチングして、第１のゲート電極４1 と第２のゲー
ト電極４2 の側面に約２００ｎｍの厚さを有するシリコ
ン酸化膜からなるサイドウォール８11，８12，８21，８
22を形成する。
堆積した後、この酸化膜をシリコン酸化膜６と共に異方
性エッチングして、第１のゲート電極４1 と第２のゲー
ト電極４2 の側面に約２００ｎｍの厚さを有するシリコ
ン酸化膜からなるサイドウォール８11，８12，８21，８
22を形成する。
【００２９】第６工程（図３（Ｆ）参照） レジスト膜によってｎＭＯＳトランジスタを形成するた
めのｐ型のウェル２1を覆った状態で、ｐＭＯＳトラン
ジスタを形成するためのｎ型のウェル２2 の第２のゲー
ト電極４2 の近傍にＢＦ2 を１５ｋｅＶで４×１０15ｃ
ｍ-2注入して高濃度ｐ型ソース領域７22と高濃度ｐ型ド
レイン領域７21を形成する。
めのｐ型のウェル２1を覆った状態で、ｐＭＯＳトラン
ジスタを形成するためのｎ型のウェル２2 の第２のゲー
ト電極４2 の近傍にＢＦ2 を１５ｋｅＶで４×１０15ｃ
ｍ-2注入して高濃度ｐ型ソース領域７22と高濃度ｐ型ド
レイン領域７21を形成する。
【００３０】次いで、１０００℃、１０秒間程度の熱処
理を行い、注入した不純物を活性化する。その後、全面
に厚さ３００ｎｍのシリコン酸化膜を堆積し、このシリ
コン酸化膜に高濃度ｎ型ソース領域７11、高濃度ｎ型ド
レイン領域７12、高濃度ｐ型ソース領域７22、高濃度ｐ
型ドレイン領域７21に達するコンタクトホールを形成
し、このコンタクトホールを含む全面に金属膜を形成
し、パターニングしてソース電極とドレイン電極を形成
してＣＭＯＳトランジスタを完成する。
理を行い、注入した不純物を活性化する。その後、全面
に厚さ３００ｎｍのシリコン酸化膜を堆積し、このシリ
コン酸化膜に高濃度ｎ型ソース領域７11、高濃度ｎ型ド
レイン領域７12、高濃度ｐ型ソース領域７22、高濃度ｐ
型ドレイン領域７21に達するコンタクトホールを形成
し、このコンタクトホールを含む全面に金属膜を形成
し、パターニングしてソース電極とドレイン電極を形成
してＣＭＯＳトランジスタを完成する。
【００３１】図４は、本発明の一実施例の半導体装置の
製造方法によって製造したｐＭＯＳトランジスタのゲー
ト長としきい値の関係説明図である。この図の横軸はゲ
ート長を示し、縦軸はしきい値を示している。この図に
よると、従来の半導体装置の製造方法によって製造した
ｐＭＯＳトランジスタにおいては、ゲート長が０．３μ
ｍより短いとしきい値が急激に減少しているのに対し
て、本発明の半導体装置の製造方法によって製造したｐ
ＭＯＳトランジスタにおいては、ゲート長が０．２μｍ
程度まではしきい値が一定であり、それより短くなって
も急激には減少しないことを示している。
製造方法によって製造したｐＭＯＳトランジスタのゲー
ト長としきい値の関係説明図である。この図の横軸はゲ
ート長を示し、縦軸はしきい値を示している。この図に
よると、従来の半導体装置の製造方法によって製造した
ｐＭＯＳトランジスタにおいては、ゲート長が０．３μ
ｍより短いとしきい値が急激に減少しているのに対し
て、本発明の半導体装置の製造方法によって製造したｐ
ＭＯＳトランジスタにおいては、ゲート長が０．２μｍ
程度まではしきい値が一定であり、それより短くなって
も急激には減少しないことを示している。
【００３２】本発明においては、この実施例においても
説明したように、ゲート電極とする多結晶シリコン膜を
加工した後、ｎＭＯＳトランジスタのＬＤＤ部およびｐ
ＭＯＳトランジスタのＬＤＤ部をイオン注入法によって
形成した後、ｎＭＯＳトランジスタに最適の膜厚のサイ
ドウォールを形成するのに必要な絶縁膜を形成し、ｎＭ
ＯＳトランジスタのソース領域とドレイン領域を形成す
るための高濃度の不純物をこの絶縁膜を通してイオン注
入する。
説明したように、ゲート電極とする多結晶シリコン膜を
加工した後、ｎＭＯＳトランジスタのＬＤＤ部およびｐ
ＭＯＳトランジスタのＬＤＤ部をイオン注入法によって
形成した後、ｎＭＯＳトランジスタに最適の膜厚のサイ
ドウォールを形成するのに必要な絶縁膜を形成し、ｎＭ
ＯＳトランジスタのソース領域とドレイン領域を形成す
るための高濃度の不純物をこの絶縁膜を通してイオン注
入する。
【００３３】次いで、膜厚の合計がｐＭＯＳトランジス
タに最適なサイドウォール膜厚になるように絶縁膜を追
加堆積した後、異方性エッチングを行ってサイドウォー
ルを形成し、このサイドウォールをマスクにしてボロン
をイオン注入して高濃度ｐ型ソース領域７22と高濃度ｐ
型ドレイン領域７21を形成する。
タに最適なサイドウォール膜厚になるように絶縁膜を追
加堆積した後、異方性エッチングを行ってサイドウォー
ルを形成し、このサイドウォールをマスクにしてボロン
をイオン注入して高濃度ｐ型ソース領域７22と高濃度ｐ
型ドレイン領域７21を形成する。
【００３４】このように、絶縁膜の堆積を１回増やすだ
けで、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの
サイドウォールの幅を最適化することができ、ｎＭＯＳ
トランジスタ電流の低下を起こさずにｐＭＯＳトランジ
スタの短チャネル効果を有効に抑制することができる。
けで、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの
サイドウォールの幅を最適化することができ、ｎＭＯＳ
トランジスタ電流の低下を起こさずにｐＭＯＳトランジ
スタの短チャネル効果を有効に抑制することができる。
【００３５】上記の実施例においては、ゲート電極に不
純物を導入して低抵抗化する工程に触れていないが、ゲ
ート電極の不純物を導入する工程を特に設ける他、高濃
度の第１導電型の不純物または第２導電型の不純物を半
導体基板に導入する工程において、ゲート電極にも第１
導電型の不純物または第２導電型の不純物を導入して低
抵抗化し、工程の節減を図ることができる。
純物を導入して低抵抗化する工程に触れていないが、ゲ
ート電極の不純物を導入する工程を特に設ける他、高濃
度の第１導電型の不純物または第２導電型の不純物を半
導体基板に導入する工程において、ゲート電極にも第１
導電型の不純物または第２導電型の不純物を導入して低
抵抗化し、工程の節減を図ることができる。
【００３６】また、第１の絶縁膜を例えばシリコン窒化
膜とし、第２の絶縁膜を例えばシリコン酸化膜とし、第
２の絶縁膜の異方性エッチングを両絶縁膜のエッチング
レートの差を利用して第１の絶縁膜の表面で一旦停止
し、次いで、第１の絶縁膜を、対象物質による選択エッ
チング特性が優れた異方性ドライエッチングを用いるこ
とによって半導体基板のオーバーエッチングを低減する
ことができる。
膜とし、第２の絶縁膜を例えばシリコン酸化膜とし、第
２の絶縁膜の異方性エッチングを両絶縁膜のエッチング
レートの差を利用して第１の絶縁膜の表面で一旦停止
し、次いで、第１の絶縁膜を、対象物質による選択エッ
チング特性が優れた異方性ドライエッチングを用いるこ
とによって半導体基板のオーバーエッチングを低減する
ことができる。
【００３７】また、第１の絶縁膜を例えばシリコン窒化
膜とし、第２の絶縁膜を例えばシリコン酸化膜とし、第
２の絶縁膜の異方性エッチングを両絶縁膜のエッチング
レートの差を利用して第１の絶縁膜の表面で一旦停止
し、次いで、第１の絶縁膜をウェットエッチングするこ
とによって半導体基板の損傷を防ぐことができる。
膜とし、第２の絶縁膜を例えばシリコン酸化膜とし、第
２の絶縁膜の異方性エッチングを両絶縁膜のエッチング
レートの差を利用して第１の絶縁膜の表面で一旦停止
し、次いで、第１の絶縁膜をウェットエッチングするこ
とによって半導体基板の損傷を防ぐことができる。
【００３８】
【発明の効果】以上説明したように、本発明によると、
半導体装置、特にＣＭＯＳトランジスタを、ｎＭＯＳト
ランジスタの特性の劣化を伴うことなく、ｐＭＯＳトラ
ンジスタの短チャネル効果を抑制することができるた
め、微細化、高集積化、高速化を必要とする半導体装置
の製造技術分野において寄与するところが大きい。
半導体装置、特にＣＭＯＳトランジスタを、ｎＭＯＳト
ランジスタの特性の劣化を伴うことなく、ｐＭＯＳトラ
ンジスタの短チャネル効果を抑制することができるた
め、微細化、高集積化、高速化を必要とする半導体装置
の製造技術分野において寄与するところが大きい。
【図１】本発明の半導体装置の製造方法をＣＭＯＳトラ
ンジスタに適用した場合の原理説明図である。
ンジスタに適用した場合の原理説明図である。
【図２】本発明の一実施例の半導体装置の製造工程説明
図（１）であり、（Ａ）〜（Ｃ）は各工程を示してい
る。
図（１）であり、（Ａ）〜（Ｃ）は各工程を示してい
る。
【図３】本発明の一実施例の半導体装置の製造工程説明
図（２）であり、（Ｄ）〜（Ｆ）は各工程を示してい
る。
図（２）であり、（Ｄ）〜（Ｆ）は各工程を示してい
る。
【図４】本発明の一実施例の半導体装置の製造方法によ
って製造したｐＭＯＳトランジスタのゲート長としきい
値の関係説明図である。
って製造したｐＭＯＳトランジスタのゲート長としきい
値の関係説明図である。
１ シリコン基板 ２1 ｐ型のウェル ２2 ｎ型のウェル ３1 第１のゲート絶縁膜 ３2 第２のゲート絶縁膜 ４1 第１のゲート電極 ４2 第２のゲート電極 ５11，５12 低濃度ｎ型不純物領域 ５21，５22 低濃度ｐ型不純物領域 ６ シリコン酸化膜 ７11 高濃度ｎ型ソース領域 ７12 高濃度ｎ型ドレイン領域 ７22 高濃度ｐ型ソース領域 ７21 高濃度ｐ型ドレイン領域 ８11，８12，８21，８22 サイドウォール ９11，９12，９21，９22 コンタクトホール １０11，１０22 ソース電極 １０12，１０21 ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (6)
- 【請求項１】 半導体基板の上に第１のゲート電極と第
２のゲート電極を形成する工程と、第１のゲート電極と
第２のゲート電極の側面に第１の膜厚を有する第１の絶
縁膜を形成する工程と、第１のゲート電極とその側面に
形成された第１の絶縁膜をマスクにして半導体基板に第
１導電型の不純物を導入する工程と、第１のゲート電極
と第２のゲート電極の側面の第１の絶縁膜に第２の膜厚
を有する第２の絶縁膜を形成する工程と、第２ゲート電
極とその側面に形成された第１の絶縁膜と第２の絶縁膜
をマスクにして半導体基板に第２導電型の不純物を導入
する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 第１の絶縁膜または第２の絶縁膜あるい
はその両者を絶縁膜の異方性エッチングによって形成す
ることを特徴とする請求項１に記載された半導体装置の
製造方法。 - 【請求項３】 第１の絶縁膜を形成する前に、第１のゲ
ート電極をマスクにして半導体基板に、第１のゲート電
極とその側面に形成された第１の絶縁膜をマスクにして
半導体基板に導入した第１導電型の不純物の濃度よりも
低濃度に第１導電型の不純物を導入し、また、第２ゲー
ト電極をマスクにして半導体基板に、第２ゲート電極と
その側面に形成された第１の絶縁膜と第２の絶縁膜をマ
スクにして半導体基板に導入した第２導電型の不純物の
濃度よりも低濃度に第２導電型の不純物を導入してＬＤ
Ｄ構造を形成することを特徴とする請求項１または請求
項２に記載された半導体装置の製造方法。 - 【請求項４】 第１導電型の不純物または第２導電型の
不純物を半導体基板に導入する工程において、ゲート電
極にも第１導電型の不純物または第２導電型の不純物を
導入して低抵抗化することを特徴とする請求項１から請
求項３までのいずれか１項に記載された半導体装置の製
造方法。 - 【請求項５】 第１の絶縁膜と第２の絶縁膜を異なる材
料によって形成し、第２の絶縁膜の異方性エッチングを
第１の絶縁膜の表面で一旦停止し、次いで、第１の絶縁
膜を異方性ドライエッチングすることによってオーバー
エッチングを低減することを特徴とする請求項１から請
求項４までのいずれか１項に記載された半導体装置の製
造方法。 - 【請求項６】 第１の絶縁膜と第２の絶縁膜を異なる材
料によって形成し、第２の絶縁膜の異方性エッチングを
第１の絶縁膜の表面で一旦停止し、次いで、第１の絶縁
膜をウェットエッチングすることによってドライエッチ
ングによる半導体基板の損傷を防ぐことを特徴とする請
求項１から請求項５までのいずれか１項に記載された半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6208299A JPH0878535A (ja) | 1994-09-01 | 1994-09-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6208299A JPH0878535A (ja) | 1994-09-01 | 1994-09-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878535A true JPH0878535A (ja) | 1996-03-22 |
Family
ID=16553956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6208299A Withdrawn JPH0878535A (ja) | 1994-09-01 | 1994-09-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878535A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7094652B2 (en) | 2000-10-11 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1994
- 1994-09-01 JP JP6208299A patent/JPH0878535A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7094652B2 (en) | 2000-10-11 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |