JPH09181012A - 集積回路及びその製造方法 - Google Patents
集積回路及びその製造方法Info
- Publication number
- JPH09181012A JPH09181012A JP8319055A JP31905596A JPH09181012A JP H09181012 A JPH09181012 A JP H09181012A JP 8319055 A JP8319055 A JP 8319055A JP 31905596 A JP31905596 A JP 31905596A JP H09181012 A JPH09181012 A JP H09181012A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- indium
- gate
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 19
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052738 indium Inorganic materials 0.000 claims abstract description 16
- 239000002019 doping agent Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 10
- 229910001449 indium ion Inorganic materials 0.000 claims abstract description 6
- 125000006850 spacer group Chemical group 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims 1
- 229910052733 gallium Inorganic materials 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
- H01L29/221—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds including two or more compounds, e.g. alloys
- H01L29/225—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/918—Special or nonstandard dopant
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路及びその製造方法を提供す
る。 【解決手段】 本発明は、基板11上にゲート13,1
5を形成するステップと、基板11をインジウムドーパ
ント種21にさらし、このインジウムが基板を貫通し、
少なくともソース19とドレイン17の部分を形成する
ステップとを含む。インジウムは、低ドープドレイント
ランジスタの浅い部分として使用される。
る。 【解決手段】 本発明は、基板11上にゲート13,1
5を形成するステップと、基板11をインジウムドーパ
ント種21にさらし、このインジウムが基板を貫通し、
少なくともソース19とドレイン17の部分を形成する
ステップとを含む。インジウムは、低ドープドレイント
ランジスタの浅い部分として使用される。
Description
【0001】
【発明の属する技術分野】本発明は、集積回路及びその
製造方法に関する。
製造方法に関する。
【0002】
【従来の技術】集積回路上の多くのMOSトランジスタ
には、低(濃度)ドープドレイン(LDD)と称される
領域が使用される。この領域のジャンクション深さは、
トランジスタのショットチャネル効果を決めるのに重要
である。低ドープドレイントランジスタ構造は、一般的
に、2つに分かれたイオン注入工程により形成されたソ
ースとドレインの2つの領域を有する。1つのイオン注
入工程は、浅い注入を行い、第2のイオン注入工程は、
比較的に深い注入を行う。浅い注入により、ソースまた
はドレインの低ドープ部分を形成する。このソース、ま
たは、ドレインの低ドープ部分は、ソースドレインの高
(濃度)ドープ部分よりもゲートに近い。
には、低(濃度)ドープドレイン(LDD)と称される
領域が使用される。この領域のジャンクション深さは、
トランジスタのショットチャネル効果を決めるのに重要
である。低ドープドレイントランジスタ構造は、一般的
に、2つに分かれたイオン注入工程により形成されたソ
ースとドレインの2つの領域を有する。1つのイオン注
入工程は、浅い注入を行い、第2のイオン注入工程は、
比較的に深い注入を行う。浅い注入により、ソースまた
はドレインの低ドープ部分を形成する。このソース、ま
たは、ドレインの低ドープ部分は、ソースドレインの高
(濃度)ドープ部分よりもゲートに近い。
【0003】ソース/ドレイン領域が形成された後、様
々な熱処理プロセスが行われる。この熱処理工程は、ソ
ース/ドレイン領域の拡散、及び望ましくないソースま
たはドレインの低ドープ部分の遷移を引き起こす。集積
回路の製造においては、より良い低ドープドレイン構造
の形成方法、および、より良い低ドープドレイン構造に
ついて開発が行われてきた。
々な熱処理プロセスが行われる。この熱処理工程は、ソ
ース/ドレイン領域の拡散、及び望ましくないソースま
たはドレインの低ドープ部分の遷移を引き起こす。集積
回路の製造においては、より良い低ドープドレイン構造
の形成方法、および、より良い低ドープドレイン構造に
ついて開発が行われてきた。
【0004】
【発明が解決しようとする課題】従って、本発明の目的
は、低ドープドレイン集積回路を提供することである。
は、低ドープドレイン集積回路を提供することである。
【0005】
【課題を解決するための手段】本発明は、基板上にゲー
トを形成するステップと、基板をインジウムドーパント
種にさらし、このインジウムが基板を貫通し、少なくと
もソースとドレインの部分を形成するステップとを含
む。
トを形成するステップと、基板をインジウムドーパント
種にさらし、このインジウムが基板を貫通し、少なくと
もソースとドレインの部分を形成するステップとを含
む。
【0006】
【発明の実施の形態】図1において、基板11は、一般
的には、シリコン、エピタキシャルシリコン、または、
ドープシリコンである。また、番号11は、例えば、シ
リコン基板のnウェル部を表すこともある(図示したn
ウェルは、リン、または、ヒ素によりドープされる)。
パターン化酸化物13とポリシリコン15は、ゲートを
形成する。イオン注入種21は、この実施例において
は、インジウムである。一般的に、インジウムは、20
〜100KeVのエネルギー、および、1014〜1016
cm-2ドーズ量で注入されて、浅い注入、または、ドープ
領域17と19を形成する。図2においては、スペーサ
23と25は、一般的に、酸化物の堆積、および、酸化
物の等方性エッチングにより形成される。
的には、シリコン、エピタキシャルシリコン、または、
ドープシリコンである。また、番号11は、例えば、シ
リコン基板のnウェル部を表すこともある(図示したn
ウェルは、リン、または、ヒ素によりドープされる)。
パターン化酸化物13とポリシリコン15は、ゲートを
形成する。イオン注入種21は、この実施例において
は、インジウムである。一般的に、インジウムは、20
〜100KeVのエネルギー、および、1014〜1016
cm-2ドーズ量で注入されて、浅い注入、または、ドープ
領域17と19を形成する。図2においては、スペーサ
23と25は、一般的に、酸化物の堆積、および、酸化
物の等方性エッチングにより形成される。
【0007】図3において、第2イオン注入は、一般的
に、BF2、または、ボロン27でもって行われ、高ド
ープの深い領域29と31を形成する。同図において
は、領域17と29の両方は、浅いインジウムドープ拡
張部35とともに、ドレイン領域を形成する。同様に、
領域19と31の両方は、低ドープインジウム拡張部3
3とともにソース領域を形成する。
に、BF2、または、ボロン27でもって行われ、高ド
ープの深い領域29と31を形成する。同図において
は、領域17と29の両方は、浅いインジウムドープ拡
張部35とともに、ドレイン領域を形成する。同様に、
領域19と31の両方は、低ドープインジウム拡張部3
3とともにソース領域を形成する。
【0008】インジウムは、ボロンのような他のアクセ
プタドーパントよりも小さい拡散係数を持っているた
め、後続の熱処理プロセスにおいては、従来のボロン、
または、BF2のような浅い拡張に使用される注入ドー
パントの場合の強い拡散は発生しない。このように得ら
れたトランジスタは、優れたショットチャネル挙動(す
なわち、減少されたショットチャネル効果)を示す。
プタドーパントよりも小さい拡散係数を持っているた
め、後続の熱処理プロセスにおいては、従来のボロン、
または、BF2のような浅い拡張に使用される注入ドー
パントの場合の強い拡散は発生しない。このように得ら
れたトランジスタは、優れたショットチャネル挙動(す
なわち、減少されたショットチャネル効果)を示す。
【0009】この時点で、炉内の熱処理、または、急速
熱アニールが行われてもよい。これにより、例えば、T
EOSにより形成されるシリコン酸化物のような誘電体
は堆積、パターン化されて、ソース、および、ドレイン
のウィンドウを開くことができる。このウィンドウは、
導電性材料、例えば、アルミニウムにより充填される。
他の半導体工程も施される。
熱アニールが行われてもよい。これにより、例えば、T
EOSにより形成されるシリコン酸化物のような誘電体
は堆積、パターン化されて、ソース、および、ドレイン
のウィンドウを開くことができる。このウィンドウは、
導電性材料、例えば、アルミニウムにより充填される。
他の半導体工程も施される。
【0010】他の実施例も構成される。例えば、インジ
ウム独自をソースとドレインに使用することができる。
言い換えれば、図3のドーパント27は、インジウムで
もよい。さらに、図1〜3に示した他の工程も反対にさ
れてもよい。言い換えれば、スペーサは先に形成され、
その後、深いイオン注入が行われてもよい。このため、
スペーサは除去されて、浅いインジウム注入は行われ
る。
ウム独自をソースとドレインに使用することができる。
言い換えれば、図3のドーパント27は、インジウムで
もよい。さらに、図1〜3に示した他の工程も反対にさ
れてもよい。言い換えれば、スペーサは先に形成され、
その後、深いイオン注入が行われてもよい。このため、
スペーサは除去されて、浅いインジウム注入は行われ
る。
【0011】別法として、インジウムだけを用いて単一
注入のソース、および、ドレイン(浅い拡張無しに)を
形成することもできる。言い換えれば、図1に示した工
程では、例えば、20〜100KeV、好ましくは、6
0KeVのエネルギーと1012〜1016cm-2、好ましく
は、1014cm-2ドーズ量のインジウムイオン注入を行っ
て、ソースとドレインを形成する。そして、熱処理の
後、誘電体は、堆積、パターン化されて、ソースとドレ
インを露出する。そして、金属は堆積、パターン化され
る。この後、標準の半導体処理プロセスは継続される。
注入のソース、および、ドレイン(浅い拡張無しに)を
形成することもできる。言い換えれば、図1に示した工
程では、例えば、20〜100KeV、好ましくは、6
0KeVのエネルギーと1012〜1016cm-2、好ましく
は、1014cm-2ドーズ量のインジウムイオン注入を行っ
て、ソースとドレインを形成する。そして、熱処理の
後、誘電体は、堆積、パターン化されて、ソースとドレ
インを露出する。そして、金属は堆積、パターン化され
る。この後、標準の半導体処理プロセスは継続される。
【0012】
【発明の効果】以上述べたように、本発明により形成さ
れたトランジスタは、優れたショットチャネル挙動を示
した。
れたトランジスタは、優れたショットチャネル挙動を示
した。
【図1】本発明の製造方法の第1ステップで製造された
素子の断面図。
素子の断面図。
【図2】本発明の製造方法の第2ステップで製造された
素子の断面図。
素子の断面図。
【図3】本発明の製造方法の第3ステップで製造された
素子の断面図。
素子の断面図。
11 基板 13 酸化物 15 ポリシリコン 17、19 浅イオン注入低ドープ領域 21 イオン注入種 23、25 スペーサ 27 第2イオン注入種 29、31 深イオン注入高ドープ領域 33、35 低ドープ拡張
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Mountain Avenue, Murray Hill, New Je rsey 07974−0636U.S.A.
Claims (6)
- 【請求項1】 (A) 基板(11)上にゲート(1
3,15)を形成するステップと、 (B) 前記基板(11)にインジウムドーパント種
(21)を注入し、ソースとドレイン領域(17,1
9)を形成するステップとを含み、前記インジウムは前
記基板(11)を貫通する、ことを特徴とする集積回路
の製造方法。 - 【請求項2】 (A) 基板上(11)にゲート(1
3,15)を形成するステップと、 (B) 前記基板(11)にインジウムイオン(21)
を注入するステップと、 (C) 前記ゲート(13,15)に隣接してスペーサ
(23,25)を形成するステップと、 (D) 前記基板にドーパント種(27)を前記インジ
ウムイオン(21)より深く注入して、ソースとドレイ
ン領域(17,19,29,31)を形成するステップ
と、を含むことを特徴とする集積回路の製造方法。 - 【請求項3】 前記インジウム(21)は、1014〜1
016cm-2のドーズ量と20〜100KeVのエネルギー
で注入されることを特徴とする請求項2の製造方法。 - 【請求項4】 前記ドーパント種(27)は、インジウ
ムと、ボロンと、ガリウムからなるグループから選択さ
れることを特徴とする請求項2の製造方法。 - 【請求項5】 前記ドーパント種(27)の注入は、B
F2を用いて行われることを特徴とする請求項2の製造
方法。 - 【請求項6】 基板(11)と、 ゲート(13,15)と、 深い部分と浅い部分を含むソースとドレイン(29,3
1,17,19)と、からなり、前記浅い部分(17,
19)は、インジウムドープシリコンを含むことを特徴
とする半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US570429 | 1995-12-11 | ||
US08/570,429 US5821147A (en) | 1995-12-11 | 1995-12-11 | Integrated circuit fabrication |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09181012A true JPH09181012A (ja) | 1997-07-11 |
Family
ID=24279620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8319055A Pending JPH09181012A (ja) | 1995-12-11 | 1996-11-29 | 集積回路及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5821147A (ja) |
JP (1) | JPH09181012A (ja) |
KR (1) | KR970054321A (ja) |
TW (1) | TW345691B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999035685A1 (en) * | 1998-01-05 | 1999-07-15 | Advanced Micro Devices, Inc. | Integrated cmos transistor formation |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6117719A (en) * | 1997-12-18 | 2000-09-12 | Advanced Micro Devices, Inc. | Oxide spacers as solid sources for gallium dopant introduction |
US6063682A (en) * | 1998-03-27 | 2000-05-16 | Advanced Micro Devices, Inc. | Ultra-shallow p-type junction having reduced sheet resistance and method for producing shallow junctions |
KR100332107B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
US6686629B1 (en) * | 1999-08-18 | 2004-02-03 | International Business Machines Corporation | SOI MOSFETS exhibiting reduced floating-body effects |
US6720632B2 (en) * | 2000-06-20 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having diffusion layer formed using dopant of large mass number |
US6569015B1 (en) * | 2000-07-27 | 2003-05-27 | Igy | Gaming device having separately changeable value and modifier bonus scheme |
US7217977B2 (en) | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
US6815816B1 (en) | 2000-10-25 | 2004-11-09 | Hrl Laboratories, Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
JP4665141B2 (ja) * | 2001-06-29 | 2011-04-06 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
US6806197B2 (en) * | 2001-08-07 | 2004-10-19 | Micron Technology, Inc. | Method of forming integrated circuitry, and method of forming a contact opening |
US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
US6979606B2 (en) | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
WO2004055868A2 (en) | 2002-12-13 | 2004-07-01 | Hrl Laboratories, Llc | Integrated circuit modification using well implants |
JP2005033098A (ja) * | 2003-03-05 | 2005-02-03 | Nec Electronics Corp | 半導体装置及びその製造方法 |
US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
JP4237161B2 (ja) * | 2005-05-09 | 2009-03-11 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
KR100779395B1 (ko) * | 2006-08-31 | 2007-11-23 | 동부일렉트로닉스 주식회사 | 반도체소자 및 그 제조방법 |
US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
JP2008198763A (ja) * | 2007-02-13 | 2008-08-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US8448498B1 (en) | 2010-08-27 | 2013-05-28 | United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Hermetic seal leak detection apparatus |
US9097609B1 (en) * | 2013-04-30 | 2015-08-04 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Hermetic seal leak detection apparatus with variable size test chamber |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5413779A (en) * | 1977-07-04 | 1979-02-01 | Toshiba Corp | Semiconductor integrated circuit device |
JPS5952849A (ja) * | 1982-09-20 | 1984-03-27 | Fujitsu Ltd | 半導体装置の製造方法 |
US4574467A (en) * | 1983-08-31 | 1986-03-11 | Solid State Scientific, Inc. | N- well CMOS process on a P substrate with double field guard rings and a PMOS buried channel |
US4722909A (en) * | 1985-09-26 | 1988-02-02 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using two mask levels |
US5256583A (en) * | 1986-03-21 | 1993-10-26 | Advanced Power Technology, Inc. | Mask surrogate semiconductor process with polysilicon gate protection |
US4738934A (en) * | 1986-05-16 | 1988-04-19 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method of making indium phosphide devices |
US5114874A (en) * | 1987-07-15 | 1992-05-19 | Rockwell International Corporation | Method of making a sub-micron NMOS, PMOS and CMOS devices with methods for forming sub-micron contacts |
JPH02291150A (ja) * | 1989-04-28 | 1990-11-30 | Hitachi Ltd | 半導体装置 |
US5134447A (en) * | 1989-09-22 | 1992-07-28 | At&T Bell Laboratories | Neutral impurities to increase lifetime of operation of semiconductor devices |
US5134448A (en) * | 1990-01-29 | 1992-07-28 | Motorola, Inc. | MOSFET with substrate source contact |
US5266510A (en) * | 1990-08-09 | 1993-11-30 | Micron Technology, Inc. | High performance sub-micron p-channel transistor with germanium implant |
JPH04245442A (ja) * | 1991-01-30 | 1992-09-02 | Sanyo Electric Co Ltd | Lddトランジスタの製造方法 |
KR940002400B1 (ko) * | 1991-05-15 | 1994-03-24 | 금성일렉트론 주식회사 | 리세스 게이트를 갖는 반도체장치의 제조방법 |
US5244823A (en) * | 1991-05-21 | 1993-09-14 | Sharp Kabushiki Kaisha | Process for fabricating a semiconductor device |
US5330925A (en) * | 1992-06-18 | 1994-07-19 | At&T Bell Laboratories | Method for making a MOS device |
US5344790A (en) * | 1993-08-31 | 1994-09-06 | Sgs-Thomson Microelectronics, Inc. | Making integrated circuit transistor having drain junction offset |
US6331458B1 (en) * | 1994-10-11 | 2001-12-18 | Advanced Micro Devices, Inc. | Active region implant methodology using indium to enhance short channel performance of a surface channel PMOS device |
US5536962A (en) * | 1994-11-07 | 1996-07-16 | Motorola, Inc. | Semiconductor device having a buried channel transistor |
US5593907A (en) * | 1995-03-08 | 1997-01-14 | Advanced Micro Devices | Large tilt angle boron implant methodology for reducing subthreshold current in NMOS integrated circuit devices |
-
1995
- 1995-12-11 US US08/570,429 patent/US5821147A/en not_active Expired - Lifetime
-
1996
- 1996-11-20 TW TW085114257A patent/TW345691B/zh active
- 1996-11-29 JP JP8319055A patent/JPH09181012A/ja active Pending
- 1996-12-10 KR KR1019960063856A patent/KR970054321A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999035685A1 (en) * | 1998-01-05 | 1999-07-15 | Advanced Micro Devices, Inc. | Integrated cmos transistor formation |
Also Published As
Publication number | Publication date |
---|---|
TW345691B (en) | 1998-11-21 |
KR970054321A (ko) | 1997-07-31 |
US5821147A (en) | 1998-10-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH09181012A (ja) | 集積回路及びその製造方法 | |
KR100234700B1 (ko) | 반도체 소자의 제조방법 | |
US6911706B2 (en) | Forming strained source drain junction field effect transistors | |
US6180476B1 (en) | Dual amorphization implant process for ultra-shallow drain and source extensions | |
US5736440A (en) | Semiconductor processing method of forming complementary NMOS and PMOS field effect transistors on a substrate | |
EP0978141A1 (en) | Method of making nmos and pmos devices with reduced masking steps | |
JPH0316123A (ja) | イオン注入方法およびそれにより製造される半導体装置 | |
JPH05218081A (ja) | 浅い半導体接合の形成方法 | |
US6399452B1 (en) | Method of fabricating transistors with low thermal budget | |
US6797555B1 (en) | Direct implantation of fluorine into the channel region of a PMOS device | |
JPH1050988A (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
US20040041170A1 (en) | Low dose super deep source/drain implant | |
JP2004508717A (ja) | 薄いゲート酸化物MOSFETsでのゲート誘起ドレイン漏洩(GIDL)電流を減らす方法およびデバイス | |
US6429062B1 (en) | Integrated-circuit manufacturing using high interstitial-recombination-rate blocking layer for source/drain extension implant | |
US5783458A (en) | Asymmetrical p-channel transistor having nitrided oxide patterned to allow select formation of a grown sidewall spacer | |
JPH05267327A (ja) | Misfet及びその製造方法 | |
US6372588B2 (en) | Method of making an IGFET using solid phase diffusion to dope the gate, source and drain | |
US6180470B1 (en) | FETs having lightly doped drain regions that are shaped with counter and noncounter dorant elements | |
JP3529634B2 (ja) | デバイスの製造方法 | |
JPH09172176A (ja) | Mosデバイス製造方法 | |
KR0146525B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
JP2873942B2 (ja) | Mos電界効果トランジスタの製造方法 | |
JP3744895B2 (ja) | Cmos型半導体装置の製造方法 | |
KR100519507B1 (ko) | 반도체 소자의 제조방법 | |
JP3423081B2 (ja) | 半導体装置の製造方法 |