JPS60154569A - Ｍｉｓ型電界効果トランジスタ - Google Patents

Ｍｉｓ型電界効果トランジスタ

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JPS60154569A
JPS60154569A JP1117784A JP1117784A JPS60154569A JP S60154569 A JPS60154569 A JP S60154569A JP 1117784 A JP1117784 A JP 1117784A JP 1117784 A JP1117784 A JP 1117784A JP S60154569 A JPS60154569 A JP S60154569A
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JP
Japan
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substrate
implanted
oxide film
type
ions
Prior art date
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Pending
Application number
JP1117784A
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English (en)
Inventor
Kunio Nakamura
中村　邦雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はシリコン基板上に形成された絶縁ゲート型゛亀
界効果トランジスタに関するもので６る。
近年、集積回路装置の高密度化に伴ｖｈ、絶縁ゲート型
電界効果トランジスタのチャネル長は短縮化の一途にあ
る。チャネル長の短縮化を阻害する最も困難な問題がソ
ース、ドレイン間のパンチスルーである。これは、ソー
ス、ドレイン間の距離が短くなるに従１Ｖ−ｈ１　ソー
ス及びドレインから伸びる空乏層が接近してゆき、つい
には互いに接触することにより、ゲート電圧がゼロの状
態に於てもソース、ドレイン間に電流の通路が形成され
、過大な漏洩電流となって素子の正常な動作が妨げられ
る現象のことである。従来技術に於てはパンチスルーを
防止する方策として基板表面付近に基板と同導電型の不
純物をイオン注入で導入し、局所的に基板不純物濃度全
増加することにより、空乏ノーの伸び金抑える方法がと
られていた。しかしながら、この方法では、チャネル長
短縮化に伴い、必要なイオン注入量も増加してゆくため
、素子の閾値電圧も増加してしま匹、回路設計上チャネ
ル長短縮化には制約があった。
本発明の目的は、素子の閾値電圧を増加することなく、
パンチスルーを抑止する方法金与えるものである。本発
明に於ては基板中には基板と同導電型の不純物イオンを
注入し、またゲート酸化膜中にはセシウムイオンを注入
し、該イオンの固定電荷としての働きにより閾値電圧の
増加を抑え、且つ、パンチスルーを防止する方法を与え
るものである。
本発明は、酸化膜中に注入されたセシウムイオンは１０
００℃程度までの熱処理を行っても安定であり、且つ、
正の固定電荷として動くという発見に基づいている。次
に、本発明の一実施例を図面を参照しながら説明する。
第１図に於て、ｐ型シリコン基板ｌ上には通常の選択酸
化法により、厚いフィールド酸化膜２及び薄いゲート酸
化膜３が形成されている。ま７′ｃ１フイールド酸化膜
下の領域には基板と同導電型の不純物４が高濃度に導入
されており素子間漏洩電流の発生を防止している。次に
、セシウムイオン５　（Ｏｓ”）ｉゲート酸化膜３中に
注入する。ゲート酸化膜３の厚さは、通常５０〜５００
人の範囲の厚さであり、セシウムイオンのエネルギはｌ
Ｏ〜１００Ｋｅｖ注入量は１０”　〜１０’ν１　の範
囲で適宜選択すれば良い。次に％第２図に示した様にシ
リコン基板表面にｐ型不純物、例えばボロン６ｔイオン
注入で導入し、ｐ型頭域７を形成する。
注入不純物としてボロンす使用した場合、注入エネルギ
は１０〜１５０ＫｅＶ程度、注入量は１０１１〜ｘｏ”
／ｄ程度が適当である。ｐ型不純物層７はソース、ドレ
イン領域の空乏層の伸びを抑え。
パンチスルーを防止する役割を果す。次に、第３図に示
した様に、ゲート電極８を形成したのちｎ型不純物９例
えば砒素をゲート磁極８をマスクとして注入し、ソース
、ドレイン電極１（１−形成する。注入後、不純物の活
性化の定めに適宜熱処理全施すことは言うまでもない。
次に、第４図に示した嫌に層間絶縁膜１１ｅ被看し、コ
ンタクト開口を形成し、電極１２’に形成して素子全完
成できる。本発明の構造では、ｐ型不純物層７によって
誘起された閾値電圧の増加はゲート酸化膜に注入され友
セシウムの正の固定電荷によって補償される′・閾値電
圧０増加を伴う０と７く素子０短　１チヤネル化が可能
となる。
【図面の簡単な説明】
第１図乃至第４図は本発明の一実施例を説明する友めの
断面図である。 尚、図においてｌ・・・・・・ｐ型シリコン基板、２・
・・・・・フィールド絶縁膜、３・・・・・・ゲート絶
縁膜、４・・・・・・ｐ型不純物層、５・・・・・・セ
シウムイオン、６・・・・・・ｐ型不純物イオン、７・
・・・・・ｐ型不純物層、８−・・・・・ゲート磁極、
９・・・・・・ｎ型不純物イオン、１０−・・・・・ｎ
型不純吻層、１１・・・・・・層間絶縁膜％　１２・・
・・・・電極である。

Claims (1)

    【特許請求の範囲】
  1. シリコン基板上に形成されたｎチャネルＭＩ８、　型電
    界効果ト２ンジスタに於て、ゲート絶縁膜下のシリコン
    基板表面にはｐ型不純物導入層が形成され、且つ、ゲー
    ト絶縁膜中にはセシウムイオンが導入されていること１
    特徴とするＩチャネルＭＩａ型電界効果トランジスタ。
JP1117784A 1984-01-24 1984-01-24 Ｍｉｓ型電界効果トランジスタ Pending JPS60154569A (ja)

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JP1117784A JPS60154569A (ja) 1984-01-24 1984-01-24 Ｍｉｓ型電界効果トランジスタ

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JP1117784A JPS60154569A (ja) 1984-01-24 1984-01-24 Ｍｉｓ型電界効果トランジスタ

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JPS60154569A true JPS60154569A (ja) 1985-08-14

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ID=11770773

Family Applications (1)

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JP1117784A Pending JPS60154569A (ja) 1984-01-24 1984-01-24 Ｍｉｓ型電界効果トランジスタ

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JP (1) JPS60154569A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6336573A (ja) * 1986-07-25 1988-02-17 シリコニクス　インコ−ポレイテツド 処理選択可能温度係数を持った電流源
EP0452829A2 (en) * 1990-04-16 1991-10-23 Digital Equipment Corporation Semiconductor device with reduced time-dependent dielectric failures

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6336573A (ja) * 1986-07-25 1988-02-17 シリコニクス　インコ−ポレイテツド 処理選択可能温度係数を持った電流源
EP0452829A2 (en) * 1990-04-16 1991-10-23 Digital Equipment Corporation Semiconductor device with reduced time-dependent dielectric failures
JPH0818045A (ja) * 1990-04-16 1996-01-19 Digital Equip Corp <Dec> 時間依存性絶縁破損を減少させた半導体デバイス

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