JPS60154569A - Mis型電界効果トランジスタ - Google Patents
Mis型電界効果トランジスタInfo
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- JPS60154569A JPS60154569A JP1117784A JP1117784A JPS60154569A JP S60154569 A JPS60154569 A JP S60154569A JP 1117784 A JP1117784 A JP 1117784A JP 1117784 A JP1117784 A JP 1117784A JP S60154569 A JPS60154569 A JP S60154569A
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明はシリコン基板上に形成された絶縁ゲート型゛亀
界効果トランジスタに関するもので6る。
界効果トランジスタに関するもので6る。
近年、集積回路装置の高密度化に伴vh、絶縁ゲート型
電界効果トランジスタのチャネル長は短縮化の一途にあ
る。チャネル長の短縮化を阻害する最も困難な問題がソ
ース、ドレイン間のパンチスルーである。これは、ソー
ス、ドレイン間の距離が短くなるに従1V−h1 ソー
ス及びドレインから伸びる空乏層が接近してゆき、つい
には互いに接触することにより、ゲート電圧がゼロの状
態に於てもソース、ドレイン間に電流の通路が形成され
、過大な漏洩電流となって素子の正常な動作が妨げられ
る現象のことである。従来技術に於てはパンチスルーを
防止する方策として基板表面付近に基板と同導電型の不
純物をイオン注入で導入し、局所的に基板不純物濃度全
増加することにより、空乏ノーの伸び金抑える方法がと
られていた。しかしながら、この方法では、チャネル長
短縮化に伴い、必要なイオン注入量も増加してゆくため
、素子の閾値電圧も増加してしま匹、回路設計上チャネ
ル長短縮化には制約があった。
電界効果トランジスタのチャネル長は短縮化の一途にあ
る。チャネル長の短縮化を阻害する最も困難な問題がソ
ース、ドレイン間のパンチスルーである。これは、ソー
ス、ドレイン間の距離が短くなるに従1V−h1 ソー
ス及びドレインから伸びる空乏層が接近してゆき、つい
には互いに接触することにより、ゲート電圧がゼロの状
態に於てもソース、ドレイン間に電流の通路が形成され
、過大な漏洩電流となって素子の正常な動作が妨げられ
る現象のことである。従来技術に於てはパンチスルーを
防止する方策として基板表面付近に基板と同導電型の不
純物をイオン注入で導入し、局所的に基板不純物濃度全
増加することにより、空乏ノーの伸び金抑える方法がと
られていた。しかしながら、この方法では、チャネル長
短縮化に伴い、必要なイオン注入量も増加してゆくため
、素子の閾値電圧も増加してしま匹、回路設計上チャネ
ル長短縮化には制約があった。
本発明の目的は、素子の閾値電圧を増加することなく、
パンチスルーを抑止する方法金与えるものである。本発
明に於ては基板中には基板と同導電型の不純物イオンを
注入し、またゲート酸化膜中にはセシウムイオンを注入
し、該イオンの固定電荷としての働きにより閾値電圧の
増加を抑え、且つ、パンチスルーを防止する方法を与え
るものである。
パンチスルーを抑止する方法金与えるものである。本発
明に於ては基板中には基板と同導電型の不純物イオンを
注入し、またゲート酸化膜中にはセシウムイオンを注入
し、該イオンの固定電荷としての働きにより閾値電圧の
増加を抑え、且つ、パンチスルーを防止する方法を与え
るものである。
本発明は、酸化膜中に注入されたセシウムイオンは10
00℃程度までの熱処理を行っても安定であり、且つ、
正の固定電荷として動くという発見に基づいている。次
に、本発明の一実施例を図面を参照しながら説明する。
00℃程度までの熱処理を行っても安定であり、且つ、
正の固定電荷として動くという発見に基づいている。次
に、本発明の一実施例を図面を参照しながら説明する。
第1図に於て、p型シリコン基板l上には通常の選択酸
化法により、厚いフィールド酸化膜2及び薄いゲート酸
化膜3が形成されている。ま7′c1フイールド酸化膜
下の領域には基板と同導電型の不純物4が高濃度に導入
されており素子間漏洩電流の発生を防止している。次に
、セシウムイオン5 (Os”)iゲート酸化膜3中に
注入する。ゲート酸化膜3の厚さは、通常50〜500
人の範囲の厚さであり、セシウムイオンのエネルギはl
O〜100Kev注入量は10” 〜10’ν1 の範
囲で適宜選択すれば良い。次に%第2図に示した様にシ
リコン基板表面にp型不純物、例えばボロン6tイオン
注入で導入し、p型頭域7を形成する。
化法により、厚いフィールド酸化膜2及び薄いゲート酸
化膜3が形成されている。ま7′c1フイールド酸化膜
下の領域には基板と同導電型の不純物4が高濃度に導入
されており素子間漏洩電流の発生を防止している。次に
、セシウムイオン5 (Os”)iゲート酸化膜3中に
注入する。ゲート酸化膜3の厚さは、通常50〜500
人の範囲の厚さであり、セシウムイオンのエネルギはl
O〜100Kev注入量は10” 〜10’ν1 の範
囲で適宜選択すれば良い。次に%第2図に示した様にシ
リコン基板表面にp型不純物、例えばボロン6tイオン
注入で導入し、p型頭域7を形成する。
注入不純物としてボロンす使用した場合、注入エネルギ
は10〜150KeV程度、注入量は1011〜xo”
/d程度が適当である。p型不純物層7はソース、ドレ
イン領域の空乏層の伸びを抑え。
は10〜150KeV程度、注入量は1011〜xo”
/d程度が適当である。p型不純物層7はソース、ドレ
イン領域の空乏層の伸びを抑え。
パンチスルーを防止する役割を果す。次に、第3図に示
した様に、ゲート電極8を形成したのちn型不純物9例
えば砒素をゲート磁極8をマスクとして注入し、ソース
、ドレイン電極1(1−形成する。注入後、不純物の活
性化の定めに適宜熱処理全施すことは言うまでもない。
した様に、ゲート電極8を形成したのちn型不純物9例
えば砒素をゲート磁極8をマスクとして注入し、ソース
、ドレイン電極1(1−形成する。注入後、不純物の活
性化の定めに適宜熱処理全施すことは言うまでもない。
次に、第4図に示した嫌に層間絶縁膜11e被看し、コ
ンタクト開口を形成し、電極12’に形成して素子全完
成できる。本発明の構造では、p型不純物層7によって
誘起された閾値電圧の増加はゲート酸化膜に注入され友
セシウムの正の固定電荷によって補償される′・閾値電
圧0増加を伴う0と7く素子0短 1チヤネル化が可能
となる。
ンタクト開口を形成し、電極12’に形成して素子全完
成できる。本発明の構造では、p型不純物層7によって
誘起された閾値電圧の増加はゲート酸化膜に注入され友
セシウムの正の固定電荷によって補償される′・閾値電
圧0増加を伴う0と7く素子0短 1チヤネル化が可能
となる。
第1図乃至第4図は本発明の一実施例を説明する友めの
断面図である。 尚、図においてl・・・・・・p型シリコン基板、2・
・・・・・フィールド絶縁膜、3・・・・・・ゲート絶
縁膜、4・・・・・・p型不純物層、5・・・・・・セ
シウムイオン、6・・・・・・p型不純物イオン、7・
・・・・・p型不純物層、8−・・・・・ゲート磁極、
9・・・・・・n型不純物イオン、10−・・・・・n
型不純吻層、11・・・・・・層間絶縁膜% 12・・
・・・・電極である。
断面図である。 尚、図においてl・・・・・・p型シリコン基板、2・
・・・・・フィールド絶縁膜、3・・・・・・ゲート絶
縁膜、4・・・・・・p型不純物層、5・・・・・・セ
シウムイオン、6・・・・・・p型不純物イオン、7・
・・・・・p型不純物層、8−・・・・・ゲート磁極、
9・・・・・・n型不純物イオン、10−・・・・・n
型不純吻層、11・・・・・・層間絶縁膜% 12・・
・・・・電極である。
Claims (1)
- シリコン基板上に形成されたnチャネルMI8、 型電
界効果ト2ンジスタに於て、ゲート絶縁膜下のシリコン
基板表面にはp型不純物導入層が形成され、且つ、ゲー
ト絶縁膜中にはセシウムイオンが導入されていること1
特徴とするIチャネルMIa型電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1117784A JPS60154569A (ja) | 1984-01-24 | 1984-01-24 | Mis型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1117784A JPS60154569A (ja) | 1984-01-24 | 1984-01-24 | Mis型電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60154569A true JPS60154569A (ja) | 1985-08-14 |
Family
ID=11770773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1117784A Pending JPS60154569A (ja) | 1984-01-24 | 1984-01-24 | Mis型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60154569A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6336573A (ja) * | 1986-07-25 | 1988-02-17 | シリコニクス インコ−ポレイテツド | 処理選択可能温度係数を持った電流源 |
EP0452829A2 (en) * | 1990-04-16 | 1991-10-23 | Digital Equipment Corporation | Semiconductor device with reduced time-dependent dielectric failures |
-
1984
- 1984-01-24 JP JP1117784A patent/JPS60154569A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6336573A (ja) * | 1986-07-25 | 1988-02-17 | シリコニクス インコ−ポレイテツド | 処理選択可能温度係数を持った電流源 |
EP0452829A2 (en) * | 1990-04-16 | 1991-10-23 | Digital Equipment Corporation | Semiconductor device with reduced time-dependent dielectric failures |
JPH0818045A (ja) * | 1990-04-16 | 1996-01-19 | Digital Equip Corp <Dec> | 時間依存性絶縁破損を減少させた半導体デバイス |
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