KR950013785B1 - Mos형 전계효과 트랜지스터를 포함하는 반도체장치 및 그 제조방법 - Google Patents

Mos형 전계효과 트랜지스터를 포함하는 반도체장치 및 그 제조방법 Download PDF

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히로시 기무라
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미쓰비시 뎅끼 가부시끼가이샤
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Abstract

내용 없음.

Description

MOS형 전계효과 트랜지스터를 포함하는 반도체장치 및 그 제조방법
제1a도는 종래의 MOS형 전계효과 트랜지스터의 제조공정중, 반도체기판(1) 표면에 n형 불순물을 주입하는 공정을 표시하는 단면도.
제1b도는 그 주입의 직후의 깊이방향의 불순물 농도분포를 표시하는 도면.
제2a도는, 제1a도에 표시한 n형 불순물의 주입공정후에 열처리를 실시하여 불순물을 확산시켜, 불순물확산층(5)을 형성한 후의 구조를 표시하는 단면도.
제2b도는 그 깊이 방향의 불순물 농도분포를 표시하는 도면.
제 3 도는 제2a도에 표시한 공정후에 다결정 실리콘층(6)을 패터닝 형성한 상태를 표시하는 단면도.
제4a도는 제 3 도의 공정후 다결정 실리콘층(6)에 n형 불순물을 주입하는 공정을 표시하는 도면.
제4b도는 그 주입후의 깊이방향의 불순물 농도분포를 표시하는 도면.
제5a도는 제4a도의 공정을 거친후에, 열처리를 실시하고, 다결정 실리콘(6)의 불순물을 확산시킨후의 단면구조를 표시하는 도면.
제5b도는 그때의 깊이방향의 불순물 농도분포를 표시하는 도면.
제6a도는 제5a도에 표시한 종래의 MOS형 전계효과 트랜지스터의 차넬길이방향 종단면의 등전위선분포를 표시하는 도면.
제6b도는 같은 단면의 전자밀도분포로 표시하는 도면.
제 7 도는 제5a도에 표시한 종래의 MOS형 전계효과 트랜지스터의 드레인전압(Vos)-드레인전류(ID) 특성을 표시하는 도면.
제8a도 내지 제8c도는 불순물확산층(5)의 깊이와 펀치스루등의 문제점 발생과의 관계 및 본 발명이 목적으로 하는 불순물확산층의 이상적인 농도분포를 설명하기 위하여, 단순한 모델의 모식도로서 표시한 설명도.
제9a도는 본 발명의 일실시예에 따른 MOS형 전계효과 트랜지스터의 구조를 보여주는 단면도.
제9b도는 그 깊이방향의 불순물 농도분포를 표시하는 도면.
제10도는 제9a도에 표시한 MOS형 전계효과 트랜지스터의 드레인전압(Vos)-드레인전류(IO) 특성을 표시하는 도면.
제11도는 본 발명의 한 실시예에 있어서의 MOS형 전계효과 트랜지스터의 제조공정중, 반도체기판(1) 표면에의 n형 불순물의 주입공정을 표시하는 도면.
제12a도는 제11도에 표시한 불순물 주입직후의 단면구조를 표시하는 도면.
제12b도는 그 깊이방향의 불순물 농도분포를 표시하는 도면.
제13도는 동실시예의 제조공정에 있어서, 적어도 불순물주입층(5a)상을 덮는 것과 같이, 다결정 실리콘층(6)을 패터닝한 상태를 표시하는 단면도.
제14a도는 동실시예의 제조공정중, 다결정 실리콘층(6)에 n층 불순물을 주입하는 공정을 표시하는 도면.
제14b도는 그 주입직후의 깊이방향의 불순물 농도분포를 표시하는 도면.
제15a도는 본 발명의 다른 실시예의 제조공정중, 다결정 실리콘층(6) 형성후에, 반도체기판(1) 표면에 n형 불순물을 주입하는 공정을 표시하는 단면도.
제15b도는 그 깊이방향의 불순물 농도분포를 표시하는 도면.
제16a도는 동실시예의 제조공정중, 다결정 실리콘층(6)에 n형 불순물을 주입하는 공정을 표시하는 단면도.
제16b도는 그 주입 직후의 깊이방향의 불순물 농도분포를 표시하는 도면.
제17a도 내지 제17d도는 본 발명의 또 다른 실시예의 MOS형 전계효과 트랜지스터의 제조공정에 있어서, 공정마다에 깊이방향의 불순물 농도분포의 추이를 순차로 표시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트절연막
3 : 게이트전극 4 : 층간절연막
5 : 불순물확산층 6 : 다결정 실리콘층
본 발명은 MOS(Metal Oxide Semiconductor)형 전계효과 트랜지스터를 포함하는 반도체장치 및 그 제조방법에 관하여, 특히 펀치스루현상을 방지하고, 채널길이의 미세화를 가능하게 하는 기술에 관한 것이다.
근년의 반도체회로 장치의 고집적화에 수반하여 MOS형 전계효과 트랜지스터의 특성을 양호하게 유지하기 위해서 소스/드레인영역이 되는 불순물확산층에 있어서, 깊이방향의 불순물 농도분포의 미세한 조정이 중요한 과제로 되어 있다.
아래에 종래의 MOS형 전계효과 트랜지스터(예를들면 일본국 특개소 62-7703호 공보참조)의 소스/드레인영역이 되는 불순물확산층의 형성공정의 한예를 제1a도 내지 제5b도에 의거하여 설명한다.
제1a도 내지 제5b도는 소스/드레인영역에 접속하는 다결정 실리콘으로 이루어지는 도전층을 가지고, 그 도전층을 배선으로서 사용하는 MOS형 전계효과 트랜지스터에 있어서, 소스/드레인영역이 되는 불순물확산층을 형성하기 위한 공정을 순차적으로 표시하고 있다.
이 종래의 MOS형 전계효과 트랜지스터의 형성공정에 있어서는 우선, 제1a도를 참조하여 P형의 반도체기판(1) 표면상에 게이트절연막(2)을 사이에 두고 형성된 게이트전극(3)의 표면 및 측벽을 층간절연막(4)으로 덮은후, 반도체기판(1) 표면에 n형 불순물을, 소정의 조건에서 주입한다.
예를들면, n형 불순물로서 비소를 사용하고, 주입에너지 60 KeV, 도스량 1×1015/㎠으로 주입한 직후의 깊이방향의 불순물 농도분포를, 제1b도의 그래프에 표시한 것과 같이 된다.
그후, 소정의 열처리를 실시함으로서, 불순물확산층(5)을 형성한다(제2a도).
열확산후의 깊이방향의 불순물 농도분포는, 제2b도에 표시하는 것과 같이 주입직후에 비하여 완만한 분포로 되어 있다.
다음에, 제 3 도를 참조하여 다결정 실리콘층(6)을 약 1500옹스트롬의 두께로 퇴적시킴과 아울러, 적어도 불순물확산층(5)의 표면을 덮는 것과 같이 패터닝한다.
그후, 다결정 실리콘층(6)의 내부에 불순물농도의 피크가 오도록 n형 불순물을 주입한다(제4a도).
이 상태에서의 깊이방향의 불순물 농도분포는 예를들면 비소를 60KeV, 1×1015/㎠로 주입한 경우, 제4b도에 표시하는 것과 같이 된다.
그후, 다시 열처리를 실시하고, 다결정 실리콘층(6)중의 불순물을 활성화하여, 다결정 실리콘층(6)을 도전층으로 한다(제5a도).
이 상태에서의 깊이방향의 불순물 농도분포는, 제5b도에 표시하는 것과 같이 된다.
MOS형 전계효과 트랜지스터의 채널길이가 1.0㎛ 이하의 미소한 트랜지스터, 특히 채널길이가 0.5㎛ 이하의 경우, 불순물확산층(5)의 불순물농도를, 불순물확산층(5)의 저저항화를 위하여 필요한 피크의 농도[A](제14b도에서는 약 1020/㎤)를 확보하고자 하면, 전기전도에 기술적인 영향을 끼칠 최소의 농도[B](제5b도에서는 약 1019/㎤) 이상의 두께를 가지는 영역의 깊이는, [C](제5b도에서는 약 0.25㎛)로 된다.
이 깊이[C]가 반도체기판(1)의 표면에 형성되어 있는 게이트전극(3)으로부터의 전계의 영향이 작게되는 깊이까지 달하면, 드레인에 인가된 전압에 의하여, 반도체기판(1)중에 공핍층이 뻗어서, 이것이 소스측까지 달하는 소위 펀치스루현상이 생기기 쉽다.
이때의 반도체기판(1) 내부의 상태는, 채널길이 1㎛의 MOS형 전계효과 트랜지스터의 채널길이 방향의 단면의 등전위선 분포(제6a도 참조) 및 전자밀도분포(제6b도 참조)에 표시하는 것과 같이 되어 있다.
제6a,6b도에 표시하는 도면은 Solid State Electronics Vol. 22, 1979, p69에 있어 게재된 것이다.
이를 도면에서 제6a도의 S점에 있어서의 소스/드레인영역의 등전위선이 접근하여, 제6b도에 있어서, 전자밀도가 1020/㎤을 가지는 소스/드레인영역의 깊이의 위치의 채널영역에서 전자밀도가 반도체기판(1)의 표면에 있어서의 전자밀도 보다도 높게되어 있는 것을 알 수 있다.
이 경우의 드레인전압(VDS)과 드레인전류(ID)의 관계를, 게이트전압(VGS)을 파라미터로서 나타낸 것이 제 7 도에 표시하는 그래프이다.
제 7 도에서 알다시피, 게이트전압(VGS)을 OV로 하여도, 소스/드레인영역간에 흐르는 드레인전류(ID)을 0으로 할 수가 없고 VGS에서는 제어불능이 된다.
따라서, DRAM 등에 이와같은 MOS형 전계효과 트랜지스터를 적용하면, 디바이스의 고장의 원인이 되기 때문에, 채널길이가 1㎛ 이하의 미소한 MOS형 전계효과 트랜지스터를 형성하는 것이 곤란하게 되어 있었다.
상기 문제점이 생기는 요인과, 그 문제점을 해소하기 위한 불순물확산층(5)의 이상적인 깊이방향의 농도분포에 관하여, 단순히 모델화하여, 아래 제8a도 내지 제8c도를 사용하여 설명한다.
예를들면 제8a,8b도와 같은 단순히 모델화한 단면구조의 MOS형 전계효과 트랜지스터를 고려한다.
제8a도는 소스/드레인영역(불순물확산층(5))의 반도체기판(1) 표면으로부터의 깊이가 비교적 깊고, 제8b도는 그것에 비하면 얕은 경우의 모델이다.
반도체기판(1)의 p형 불순물농도가 일정할때, 게이트전극(3)을 접지상태로 한 경우, 그 전계가 미치는 반도체기판(1)의 깊이는 스스로 결정되는 것이다.
제8a,8b도중에 파선의 사선으로 표시하는 부분은, 게이트전극(3)이 접지된 경우에 그 전계에 의하여 제어가능한 범위를 표시하고 있다.
제8b도에 표시하는 것과 같이, 불순물확산층(5)이 게이트전극(3)에 의한 제어가능한 범위에 있는 경우는, 펀치스루는 일어나지 않으나, 제8a도에 표시하는 것과 같이 불순물확산층(5)의 밑바닥부분이 게이트전극(3)에 의한 제어가능한 범위보다 깊은 경우에는 이 깊은 부분을 전류가 흘러, 펀치스루상태로 된다.
단, 불순물확산층(5)이 너무 얕으면, 그곳을 흐르는 전류의 저항이 높아진다는 문제도 있기 때문에, 불순물확산층(5)의 깊이의 조정은 중요한 문제이다.
이상적인 불순물 프로파일은, 제8c도에 표시하는 것과 같은 스텝상의 프로파일이라고 생각한다.
특히, MOS형 전계효과 트랜지스터가 1.0㎛ 이하의 게이트길이의 경우에는, 소스/드레인영역간의 펀치스루가 생기기 쉽다.
이점을 고려하면 0.1㎛ 이상의 깊이의 위치에 있어서는, 가능한 한 불순물 농도가 낮은것이 바람직스럽다.
또, 반도체기판(1) 표면으로부터 0.1㎛까지의 깊이에서는, 가능한 한 불순물 농도가 높은것이 바람직스럽다.
단, 무리하게 주입량을 증가시키면, 불순물이 활성화되기 어렵게 된다는 일도 있기 때문에, 그 농도는 1×1020/㎤ 정도가 바람직스럽다고 생각된다.
본 발명은 상기 종래의 문제점을 해소하기 위하여, 펀치스루를 억제하므로서, 채널길이를 0.5㎛ 이하로 미세화 하는 것을 가능하게 하는 MOS형 전계효과 트랜지스터를 포함하는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여 본 발명의 MOS형 전계효과 트랜지스터를 포함하는 반도체장치는, 반도체기판의 주표면상에 게이트 절연막을 사이에 두고 형성된 게이트전극과, 이 게이트전극의 하방의 반도체기판 표면에 형성된 제 1 도 전형의 채널영역을 좌ㆍ우 양측에서 끼우는 위치의 반도체기판 표면의 근방에 형성된, 소스/드레인영역으로서의 제 2 도전형의 불순물확산층과, 이 불순물확산층을 덮도록 형성된, 다결정 실리콘으로 이루어지는 도전층을 구비하고 있다.
반도체기판 표면으로부터 깊이방향의 불순물확산층의 불순물 농도분포는 상기 확산층을 전도되게 하기 위하여 반도체기판의 최고깊이까지는 소정값 이상을 갖는다.
상기 최소깊이의 이상으로, 상기 불순물확산층 사이에서 흐르는 전류는 게이트전압과 게이트전극으로부터 상기 소정값 이상인 상기 불순물확산층의 불순물 농도분포에 응답하여 게이트전극에 의해 형성된 전계로서 충분한 영향이 미치지 않고, 상기 기판의 소정깊이로 적어도 단조롭게 증가한다.
이러한 구조에서, 상기 소스/드레인영역을 구성하는 불순물확산층과 불순물 농도는 상기 반도체기판의 표면에서 소정의 전도성을 만드는데 필요한 피크값을 갖고, 아울러 상기 전도성에 영향을 미치는 농도를 갖는 깊이는 비교적 얕게 유지될 수 있다.
그러므로, 이것은 펀치스루현상의 원인이 되는 상기 채널영역의 결핍층이 상기 반도체기판으로부터 깊은 위치에서 형성된다.
또, 본 발명의 MOS형 전계효과 트랜지스터를 포함하는 반도체장치의 제조방법은, 우선 반도체기판의 주표면상에, 게이트산화막을 사이에 두고 게이트전극을 형성한다.
이 게이트전극의 하방의 반도체기판 표면에 위치하는 제 1 도전형의 채널영역을 좌ㆍ우 양측에서 끼는 소스/드레인영역의 표면을 덮도록 다결정 실리콘층을 형성한다.
그후, 이 다결정 실리콘층을 형성하는 전후의 공정에 있어서, 제 2 도전형의 불순물을 다결정 실리콘층 및 소스/드레인영역에, 복수회 불순물주입을 행하고, 각회의 주입마다, 깊이방향의 불순물 농도분포의 피크가, 다결정 실리콘층의 속 혹은 소스/드레인영역중, 저저항으로 유지할 필요가 있는 깊이의 범위내에 위치하도록, 주입에너지 및 도즈량을 적절히 변화시키므로서, 반도체기판 표면으로부터 깊이방향의 불순물 농도분포를 제어한다.
이러한 제조방법에 따르면, 상기 불순물의 농도분포에 있어서, 상기 소오스/드레인영역은 전도성을 갖는데 필요한 만큼의 깊이로 적절하게 높은 농도를 갖고, 아울러 더 깊은 위치에서 농도가 충분히 감소된다.
이러한 제조방법에서, 특히 상기 게이트전극의 상부 및 측벽을 도포하기 위한 층간절연막이 상기 다결정 실리콘층을 형성하는 공정이전에 형성되고, 아울러 상기 불순물은 마스크로서 상기 게이트전극과 상기 층간절연막을 사용하여 상기 다결정 실리콘층을 형성하는 공정이전에 주입된다.
본 발명에 의한 MOS형 전계효과 트랜지스터를 구비하는 반도체장치의 제조방법의 다른 특징에 의하면, 불순물은 상기 다결정 실리콘층을 형성한 후에만 여러회 다결정 실리콘층 및 소오스/드레인영역에 주입된다.
이 방법에서 상기 다결정 실리콘층의 형성공정은 불순물 주입공정중에 삽입되지 않고, 복수회의 불순물 주입공정이 연속적으로 또한 효과적으로 실행될 수 있다.
이러한 제조방법에서의 불순물 주입공정은, 특히 제 2 도전형의 불순물을 주입하는 제 1 불순물 주입공정을 구비하여 상기 불순물의 농도분포의 피크가 상기 반도체기판의 표면으로부터 떨어진 소정깊이 있도록 하고, 아울러 상기 제 2 도전형의 불순물을 주입하는 제 2 불순물 주입공정을 구비하여 상기 불순물 농도분포의 피크가 상기 다결정 실리콘층에 있도록 한다.
이 제조방법의 적절한 실시예에 의하면, 상기 불순물 주입공정은 상기 제 2 도전형의 불순물을 주입하는 제 3 불순물 주입공정을 부가하여 상기 불순물의 농도분산의 피크가 상기 반도체기판의 표면근방에 있도록 한다.
앞서 설명한 바와같이, 그 깊이방향의 소오스/드레인영역의 불순물에 있어서의 농도분포는 변화되는 주입조건으로 불순물 주입회수를 중가하므로서 더욱 유연하게 제어될 수 있다. 상기 불순물의 농도분포를 조절하는 공정에서의 불순물주입이 완료된 다음, 열처리 공정이 주입된 불순물을 활성화시키기 위한 목적으로 실행된다.
또 본 발명의 MOS형 전계효과 트랜지스터를 포함하는 반도체장치의 제조방법에 의하면, 비교적 용이하게, 반도체기판내에 있어서의 깊이방향의 불순물 농도분포의 제어가 행하여지고, 상기 구조를 구비한 반도체장치를 효율좋게 제조할 수가 있다.
이하, 본 발명의 실시예를 상세히 설명한다.
[실시예]
아래에 본 발명의 한 실시예를 제 9 도 내지 제17도에 의거하여 설명한다.
본 실시예에 있어서는 MOS형 전계효과 트랜지스터는 제9a도에 표시하는 단면구조를 가지고, 그 깊이방향의 불순물 농도분포는 제9b도에 표시하는 것과 같이 되어 있다.
즉, 본 실시예의 MOS형 전계효과 트랜지스터는, 제9a도를 참조하여 P형의 단결정 실리콘으로 이루어지는 반도체기판(1)의 주표면상에 게이트절연막(2)을 사이에 두고 게이트전극(3)이 형성되어 있다.
이 게이트전극(3)의 상면 및 측벽은 층간절연막(4)으로 덮혀져 있어 반도체기판(1) 표면근방의 게이트전극(3)의 하방을 좌ㆍ우 양측으로부터 끼는 1쌍의 영역에 소스/드레인영역이 되는 불순물확산층이 형성되어 있다.
다시, 적어도 불순물확산층(5)의 표면상을 덮고, 도전층이 되는 다결정 실리콘층(6)이 소정의 패턴으로 형성되어 있다.
게다가, 층간절연막(9)은 상기 반도체기판(1)의 전표면상에 형성되고, 아울러 상기 층간절연막(9)상에 형성된 도전성 접촉층(11)이 상기 층간절연막(9)에 있는 콘택홀에서 상기 다결정 실리콘층(6)에 접속되어 있다.
1020/㎤의 농도를 갖는 인과 같은 n형 불순물이 제9b도에 도시된 다결정 실리콘층(6)에 확산되어 있고, 아울러 다결정 실리콘층(6)은 그 결과 도전층으로 가능한다.
제9b도에 도시된 바와같이, 불순물확산층(5)의 불순물 농도분포에 있어서, 불순물확산층(5)에 전도성을 제공하기 위해 필요한 불순물 농도분포의 피크농도[A](약, 제9b도의 1020/㎤)가 반도체기판(1)의 표면에 형성되고, 아울러 깊이방향으로 깊어질수록 비교적 완만하게 감소된다.
이 정도의 깊이라면, 게이트전극(3)에 인가된 전압에 의해 제어가능하며, 소오스/드레인영역간의 공핍층의 연장에 의한 펀치스루형성이 발생되기 어렵게 된다.
상기 실시예에서 제9b도에 도시한 바와같이, 상기한 불순물 농도분산을 제공하기 위한 이유는 다음과 같다.
제8a도 및 제8b도에 도시한 것처럼, 너무 깊거나 또는 너무 얕아서 불순물확산층(5)과 연계되는 문제들을 방지하기 위하여, 상기 불순물농도는 게이트전극(3)에 의한 제어가 가능한 깊이의 범위에서 불순물확산층(5)의 전도성을 유지하기 위하여 가능한 높게 설정되고, 한편 상기 게이트전극에 의한 제어가 안되는 깊이의 범위에서 상기 불순물 농도를 가능한 낮게 유지하는 것이 바람직하다.
그러므로 상기 소오스/드레인영역에서의 깊이방향으로 이상적인 불순물의 윤곽은 제8c도에 도시된 바와 같은 계단모양(step-shaphed)의 윤곽일 것이라 여겨진다.
특히, 게이트길이가 1.0㎛ 이하인 MOS형 전계효과 트랜지스터의 경우에는, 펀치스루현상이 상기 소오스/드레인영역 사이에서 발생하게 된다.
이러한 관점에서, 불순물 농도는 바람직하게는 0.1㎛ 이상의 깊이 위치에서 가능한 낮은 것이다.
반도체기판(1)의 표면으로부터 0.1㎛ 이하의 영역에서는 상기 불순물 농도는 바람직하게는 가능한 높은 것이다.
그러나, 무시할 정도의 주입량의 증가는 상기 불순물의 활성화를 방해할 수 있기 때문에, 상기 농도는 적절하게는 1×1020/㎤의 주위에서 형성된다.
그러나, 상기 깊이방향에서 상기 불순물 농도분포가 대략 1020/㎤인 경우 상기 소오스/드레인영역을 이해 필요한 전도성이 유지될 수 있다는 것은 공지된 것이다.
그러나, 제8c도에서 보여준 상기 계단모양의 윤곽은 상기 주입된 불순물을 활성화하기 위한 열처리 공정등에 의한 상기 불순물의 확산때문에 이상적인 것외에 불과하고 아울러 실제 달성하기란 거의 불가능하다.
그러므로, 제9b도에 보여준 불순물 농도분포가 본 실시예에서 앞서 설명한 바와같이 이상적인 분포에 가능한 근접하고 아울러 달성될 수 있도록 한 불순물 농도분포로서 선택되는 것이다.
본 실시예의 경우, 드레인전압(VDS)-드레인전류(ID) 특성을, 제10도에 표시하는 그래프와 같이 되어, 이것에 의하여, 게이트전극(VGS)에 의한 드레인전류(ID)의 제어특성이, 제 7 도에 표시하는 종래의 경우에 비하여 향상되어 있는 것을 알 수 있다.
제9a도에 표시한 본 발명의 한 실시예에 있어서의 MOS형 전계효과 트랜지스터는, 아래의 공정에 의하여 형성된다.
우선, 제11도를 참조하여, 반도체기판(1) 표면에, n형의 불순물인 As가 예를들면, 주입에너지 350KeV, 도즈량 5×1014/㎠에서 주입된다.
이 주입을 끝낸 직후에는, 제4a도에 표시하는 것과 같이, 반도체기판(1)의 표면근방에 제12b도에 표시하는 농도분포를 가지는 불순물주입층(5a)이 형성된다.
다음에 반도체기판(1)상 전면에 1500옹스트롬 정도의 다결정 실리콘막이 퇴적되고, 적어도 불순물주입층(5a)상을 덮도록 패터닝되어서, 다결정 실리콘층(6)이 형성된다(제13도).
그후 제14a도에 표시하는 것과 같이, 다결정 실리콘층(6)에 As를 예를들면 주입에너지 60KeV, 도즈량 1×1016/㎤에서 주입하고, 제14b도에 표시하는 농도분포가 된다.
그후 다시금 열처리를 가하여 불순물을 활성화하여, 제9a도에 표시한 MOS형 전계효과 트랜지스터가 완성한다.
다음에 본 발명의 반도체장치의 제조방법의 다른 실시예에 관하여 제15도 및 제16도를 참조하여 설명한다.
본 실시예에 있어서는, 다결정 실리콘층(6)을 형성하기 전에는 불순물의 주입을 행하지 않고, 다결정 실리콘층(6)을 형성한 후에, 우선 제 1 회째의 불순물주입을 행한다(15a도).
이 1회째의 불순물주입은, 다결정 실리콘층(6)이 1500옹스트롬의 두께를 가지는 경우, 주입에너지 3500KeV, 도즈량 5×1014/㎠에서 주입하고, 제15b도에 표시하는 것과 같이, 반도체기판(1)내의 도전성을 갖게할 필요가 있는 깊이(약 0.1㎛)의 중앙에 불순물 농도분포가 피크가 되도록 한다.
다음에, 제 2 회째의 불순물주입을, 농도분포의 피크가 다결정 실리콘층(6)내에 위치하도록, n형의 불순물을 주입한다(제16a도).
이 경우 예를들면 비소를 주입에너지 60KeV, 도즈량 1×1016/㎤에서 주입하므로서 제16b도에 표시하는 불순물 농도로 된다. 그후, 약 900℃에서 30분간 열처리를 실시하므로서, 주입된 불순물이 활성화되어, 제9b도에 표시한 상기 실시예의 경우와 마찬가지의 농도분포를 얻을 수가 있다.
본 실시예에 의하면, 불순물주입의 도중에서 다결정 실리콘층(6)의 형성공정을 개재시키는 일없이, 2회의 불순물주입을 연속하여 행할 수가 있다는 점에서 효율향상이 도모되어 있는 것이 된다.
다음에, 본 발명의 반도체장치의 제조방법의 다시 다른 실시예를 제17a,b도를 참조하여 설명한다.
상기 각 실시예가, 2회의 불순물주입에 의하여 불순물 농도분포를 제어하고 있었던데 비하여, 본 실시예에 있어서는, 3회에 나누어서 n형 불순물의 주입을 행하고 있다.
우선, 상기 실시예에 있어서의 제16a도의 경우와 마찬가지로 다결정 실리콘층(6)을 형성한후에, 반도체기판(1)내의 깊이 약 0.05㎛의 위치에 농도분포의 피크가 오도록, 예를들면 비소를, 주입에너지 350KeV, 도즈량 5×1014/㎠에서 주입하고, 제17a도에 표시하는 농도분포로 한다.
그후 반도체기판(1)의 표면근방에 농도분포의 피크가 오도록, 2회째의 비소위 주입을, 270KeV, 8×1014/㎠의 조건으로 행하므로서, 제17b도에 표시하는 농도분포로 된다.
다음에, 3회째의 비소의 주입을 다결정 실리콘층(6)내에 농도분포의 피크가 오도록, 예를들면 60KeV, 5×1015/㎠ 의 조건에서 행함으로서, 제17c도에 표시하는 농도분포가 된다.
그후, 약 900℃에서 30분간 열처리를 행하여 불순물을 활성화하므로서, 제17d도에 표시하는 농도분포로 된다.
본 실시예에 의하면, 제17d도와, 제17b도와의 비교에서 알다시피 반도체기판(1) 표면으로부터 약 0.1㎛의 깊이까지의 불순물농도의 감소가 완만하게 변화하여, 그 이상의 깊이가 되면 급격히 농도가 저하하고 있다.
이 농도분포는, 반도체기판(1)내의 도전성을 갖게 할 필요가 있는 소정의 깊이에서만 필요한 불순물 농도를 확보하고, 그것보다도 깊은 위치에는 농도를 낮게 억제한다는 본 발명의 목적을 고려하면, 보다 이상에 가까운 것이 되어 있다.
즉, 본 실시예에서, 주입회수를 증가시키므로서, 설정하는 깊이방향의 불순물 농도분포에 대하여 자유도가 증가하여, 이상적인 분포로 접근시키는 것이 가능하다는 것을 알 수 있다.
또한, 상기 실시에에 있어서는, n형 불순물로서 비소를 사용하여 형성된 n채널 MOS형 전계효과 트랜지스터에 관하여 기술하였으나, n형 불순물로서 인(p)등을 사용하여도 좋다.
또, 소스/드레인영역에 불소등의 p형 불순물을 주입하는 p채널 MOS형 전계효과 트랜지스터에, 본 발명의 고려방법이 적용되는 것은 말할나위도 없다.
이상 기술한 것과 같이 본 발명의 MOS형 전계효과 트랜지스터를 포함하는 반도체장치 및 그 제조방법에 의하면, 소스/드레인영역이 되는 불순물확산층의 농도분포가, 도전성을 가지는 것에 필요한 소정의 깊이까지는 적당한 고농도를 가지고, 그것보다 깊은 위치에 있어서는 급격히 저농도로 된다.
그때문에, 채널영역의 깊은 위치에서의 펀치스루현상등의 발생이 억제되어, 트랜지스터의 내압특성이 향상한다.
그 결과, 게이트길이는 0.5㎛ 이하의 미세한 더구나 고성능의 MOS 전계효과 트랜지스터가 실현하여, 집적도의 비약적인 향상이 도모된다는 특유의 효과가 있다.

Claims (24)

  1. 반도체기판(1)과, 이 반도체기판(1)의 주표면상에 게이트절연막을 사이에 두고 형성된 게이트전극(3)과, 이 게이트전극(3)의 하방의 반도체기판(1) 표면에 형성된 제 1 도전형의 채널영역(7)과, 이 채널영역을 좌ㆍ우 양측으로부터 끼는 위치의 반도체기판 표면근방에 형성된 소스/드레인영역으로서의 제 2 도전형의 불순물확산층(5)과, 적어도 이 불순물확산층(5)상을 덮도록 형성된 다결정 실리콘층(6)으로 이루어지는 도전층(6)과를 구비한 MOS형 전계효과 트랜지스터를 포함하는 반도체장치에 있어서, 상기 반도체기판(1)의 깊이 함수인 상기 불순물확산층(5)의 불순물 농도분포는 상기 불순물확산층(5)사이의 전류가 게이트 제어전압에 따라 상기 MOS 트랜지스터가 오프상태에 있어서 소스/드레인 사이가 0.05~0.10㎛ 미만의 깊이까지 전도성을 유지하도록 1018후반~1019/㎤ 이상이고, 그리고 그로부터 상기 불순물확산층의 불순물 농도분포는 상기 기판(1)의 적어도 0.25㎛ 이상의 깊이까지는 1018후반~1019/㎤보다 낮고 아울러 1017후반~1016/㎤대 이하로 점차 감소하는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 도전층(6)은 적어도 1020/㎤ 이상의 농도를 갖는 제 2 도전형 불순물을 갖고, 상기 불순물확산층(5)은 상기 제 2 도전형 불순물을 가지며, 상기 불순물 깊이에서의 농도분산에 있어서, 상기 불순물의 농도는 상기 반도체기판(1)의 표면에서 약 1020/㎤의 피크치에 도달하고, 아울러 깊이함수로서 감소되며, 또한 상기 반도체기판(1)의 표면으로부터 약 0.15㎛ 깊이의 위치에서 약 1019/㎤ 인 반도체장치.
  3. 제 1 항에 있어서, 상기 게이트전극(3)의 상부 및 측벽은 절연막(4)으로 도포되고, 상기 도전층(6)은 상기 불순물확산층(5)과 상기 절연막(4)상에 형성된 반도체장치.
  4. 제 1 항에 있어서, 상기 제 2 도전형 불순물은 인 또는 n형의 비소인 반도체장치.
  5. 반도체기판(1)의 주표면상에 게이트절연막(2)을 사이에 두고 게이트전극(3)을 형성하는 공정과, 이 게이트전극(3)의 하방의 상기 반도체기판(1) 표면에 위치하는 제 1 도전형의 채널영역(7)을 좌ㆍ우 양측으로부터 끼는 소스/드레인영역(5)의 표면을 덮도록, 다결정 실리콘층(6)을 형성하는 공정과, 그 다결정 실리콘층(6)을 형성하는 공정의 전후에 있어서 상기 다결정 실리콘층(6) 및, 상기 소스/드레인영역(5)에, 복수회 제 2 도전형의 불순물주입을 행하고, 각회의 주입마다, 깊이방향의 불순물 농도분포의 피크가 상기 다결정 실리콘층(6)의 속, 혹은 상기 소스/드레인영역(5)내의 저저항으로 유지할 필요가 있는 반도체기판 표면에서 0.2~0.15㎛의 깊이의 범위내에 위치하도록 주입에너지 및 도즈량을 적절히 변화시키는 것에 의하여, 상기 반도체기판(1) 표면으로부터 깊이방향의 불순물 농도분포를 제어하여 불순물 농도가 시트 저항에 있어서 500Ω/? 이하가 되도록 하는 공정을 포함한 MOS형 전계효과 트랜지스터를 포함하는 반도체장치의 제조방법.
  6. 제 5 항에 있어서, 상기 게이트전극(3)을 형성하는 공정과, 상기 다결정 실리콘층(6)을 형성하는 공정 사이에 상기 게이트전극(3)의 상면 및 측벽을 덮어버리기 위한 절연막(4)을 형성하는 공정을 부가하는 MOS형 전계효과 트랜지스터를 포함하는 반도체장치의 제조방법.
  7. 제 6 항에 있어서, 상기 불순물 농도분포를 제어하는 공정은 상기 다결정 실리콘층(6)을 형성하는 공정이전에 상기 게이트전극(3)과 상기 절연막(4)을 마스크로 사용하여 불순물을 상기 반도체기판(1)의 표면에 주입하는 공정을 포함하는 반도체장치의 제조방법.
  8. 제 7 항에 있어서, 상기 게이트전극(3)과 상기 절연막(4)을 마스크로 사용하여 상기 불순물을 상기 반도체기판(1)의 표면에 주입하는 상기 공정은 5×1014/㎠ 의 도우즈량으로, 약 350KeV의 주입에너지에서 비소를 주입하므로서 수행되는 반도체장치의 제조방법.
  9. 제 5 항에 있어서, 상기 불순물 농도분포를 제어하는 상기 공정은 상기 다결정 실리콘층(6)을 형성한 후에 상기 1016/㎠ 의 도우즈량으로, 약 60KeV의 주입에너지에서 비소를 상기 다결정 실리콘층(6)으로 주입하는 공정을 포함하는 반도체장치의 제조방법.
  10. 제 5 항에 있어서, 상기 불순물 농도분포를 제어하는 공정후에만, 상기 주입불순물을 활성화하기 위한 열처리공정을 부가하는 반도체장치의 제조방법.
  11. 제 6 항에 있어서, 상기 불순물 농도분포를 제어하는 공정은 상기 다결정 실리콘층(6)을 형성하는 상기 공정이전에 상기 게이트전극(3)과 상기 절연막(4)을 마스크로 사용하여, 약 5×1014/㎠ 의 도우즈량으로, 약 350KeV의 주입에너지에서 상기 반도체기판(1)의 표면에 비소를 주입하는 공정과, 상기 다결정 실리콘층(6)의 형성후 1016/㎠ 의 도우즈량으로, 약 60KeV의 주입에너지에서 상기 다결정 실리콘층(6)으로 비소를 주입하는 공정을 포함하는 반도체장치의 제조방법.
  12. 제11항에 있어서, 상기 불순물 농도분포를 제어하는 상기 공정후에만 상기 주입된 불순물을 활성화하기 위한 열처리 공정을 부가하는 반도체장치의 제조방법.
  13. 반도체기판(1)의 주표면상에 게이트절연막(2)을 사이에 두고 게이트전극(3)을 형성하는 공정과, 제 1 도전형의 채널영역(7)을 상기 게이트전극(3) 하방의 상기 반도체기판(1)의 표면에 위치한 양단사이에 끼우는 소오스/드레인영역의 표면을 도포하기 이하여 다결정 실리콘층(6)을 형성하는 공정과, 상기 다결정 실리콘층(6)의 형성공정후에만 상기 다결정 실리콘층(6)과 상기 소오스/드레인영역(5)에 복수회 제 2 도전형의 불순물을 주입하고, 아울러 각 주입에 대해 주입에너지와 도우즈량을 적절하게 변화시키므로서, 상기 반도체기판(1)의 표면으로부터 깊이방향으로 불순물 농도분포를 제어하여, 그 깊이방향에서의 불순물 농도분포의 피크값이 상기 다결정 실리콘층(6) 또는 상기 소오스/드레인영역(5)에서 저항값이 500Ω/? 이하로 되는 반도체기판 표면에서 0.2~0.15㎛의 깊이의 범위내에 있도록 한 공정을 포함하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 게이트전극 형성공정과 상기 다결정 실리콘층 형성공정 사이에 상기 게이트전극(3)의 상면 및 측벽을 덮어버리기 위해 절연막(4)을 형성하는 공정을 부가하는 반도체장치의 제조방법.
  15. 제13항에 있어서, 상기 불순물 농도분포를 제어하는 상기 공정은 상기 불순물의 농도분포가 상기 반도체기판(1)의 표면으로부터의 소정깊이에서 그 피크값에 이르도록 하기 위하여 제 2 도전형의 불순물을 주입하는 제 1 불순물 주입공정과, 상기 불순물 농도의 피크값이 상기 다결정 실리콘층(6)에 위치하도록 하기 위하여 상기 제 2 도전형의 불순물을 주입하는 제 2 불순물 주입공정을 포함하는 반도체장치의 제조방법.
  16. 제15항에 있어서, 상기 불순물 농도분포를 제어하는 상기 공정후에만 상기 주입된 불순물을 활성화하기 위한 열처리 공정을 부가하는 반도체장치의 제조방법.
  17. 제15항에 있어서, 상기 불순물 농도분포의 제어공정은 상기 제1 및 제 2 불순물주입공정에 의해 형성된 불순물 농도분포의 피크값 사이에 상기 불순물 농도분포의 피크가 위치하도록 하기 위하여 상기 제 2 도전형의 불순물을 주입하는 제 3 불순물 주입공정을 부가하는 반도체장치의 제조방법.
  18. 제17항에 있어서, 상기 불순물 농도분포를 제어하는 상기 공정후 상기 주입된 불순물을 활성화하기 위한 열처리 공정을 부가하는 반도체장치의 제조방법.
  19. 반도체기판(1)의 주표면상에 게이트절연막(2)을 사이에 두고 게이트전극(3)을 형성하는 공정(3)과, 상기 반도체기판(1)에서의 상기 게이트전극(3)의 양측상에 채널영역(7)을 사이에서 정의하기 위하여 불순물을 주입하므로서 상기 반도체기판(1)에 소오스/드레인영역을 형성하고, 미리 설정된 복수회로 불순물을 주입하면서 각 주입동안에 독립적으로 불순물주입 파라미터를 제어하므로서 상기 반도체기판(1)의 깊이방향으로 500Ω/? 이하로 되는 반도체기판 표면에서 0.2~0.15㎛의 깊이의 불순물 농도의 임의적 분포를 상기 소오스/드레인영역에 설정하도록 하는 공정 및, 이어 상기 불순물을 활성화하는 공정을 포함하는 반도체장치의 제조방법.
  20. 제19항에 있어서, 상기 불순물주입 파라미터는 주입에너지 및 도우즈량을 포함하는 반도체장치의 제조방법.
  21. 제19항에 있어서, 상기 반도체기판(1)의 표면상에 다결정 실리콘층(6)을 형성하는 공정을 부가하여서, 적어도 일회의 주입이 상기 다결정 실리콘층(6)을 통해 수행되는 반도체장치의 제조방법.
  22. 제21항에 있어서, 상기 불순물주입은 상기 다결정 실리콘층(6)의 형성전에 상기 반도체기판에 불순물을 주입하는 공정과, 불순물 농도 피크가 상기 다결정 실리콘층(6)에 형성되도록 상기 반도체기판(1)상에 있는 상기 다결정 실리콘층으로 불순물을 주입하는 공정, 및 상기 불순물을 주입하는 공정을 포함하는 반도체장치의 제조방법.
  23. 제21항에 있어서, 상기 불순물 주입은 불순물 농도 피크가 상기 반도체기판(1)에 형성되도록 상기 다결정 실리콘층(6)을 통하여 상기 반도체기판(1)으로 불순물을 주입하는 공정과, 불순물 농도 피크가 상기 다결정 실리콘층(6)에 형성되도록 상기 다결정 실리콘층에 불순물을 주입하는 공정 및, 상기 불순물들을 활성화하는 공정을 포함하는 반도체장치의 제조방법.
  24. 제21항에 있어서, 상기 불순물주입은 불순물 농도 피크가 상기 반도체기판(1)에 형성되도록 상기 다결정 실리콘층(6)을 통하여 상기 반도체기판(1)으로 불순물을 주입하는 공정과, 불순물 농도 피크가 상기 반도체기판(1)과 상기 다결정 실리콘층의 계면에 형성되도록 상기 다결정 실리콘층(6)을 통하여 상기 반도체기판(1)으로 불순물을 주입하는 공정과, 불순물 농도 피크가 상기 다결정 실리콘층에 형성되도록 상기 다결정 실리콘층(6)에 불순물을 주입하는 공정과, 상기 불순물들을 활성화하는 공정을 포함하는 반도체장치의 제조방법.
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