KR101044609B1 - 반도체소자 및 그 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000012535 impurity Substances 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 238000002955 isolation Methods 0.000 claims abstract description 37
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 29
- 238000005468 ion implantation Methods 0.000 claims description 22
- 229910052757 nitrogen Inorganic materials 0.000 claims description 22
- 229910021332 silicide Inorganic materials 0.000 claims description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 22
- 150000002500 ions Chemical class 0.000 claims description 17
- 125000006850 spacer group Chemical group 0.000 claims description 15
- -1 nitrogen ions Chemical class 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 7
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 5
- 230000007935 neutral effect Effects 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 53
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
본 발명은 반도체소자 및 그 형성방법에 관한 것으로, 트렌치형 소자분리막과 트랜지스터의 경계부에서 유발되는 누설전류를 감소시키기 위하여,
트렌치형 소자분리막의 트렌치 측벽에 인접한 반도체기판에 불순물이 주입된 미니접합영역을 형성하여 불순물 접합영역을 동일한 깊이로 형성할 수 있도록 하고, 트렌치 측벽 상측의 모서리 부분을 라운딩지게 형성하여 누설전류의 발생을 억제하며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
도 1a 및 도 1b 는 종래기술의 실시예에 따라 형성된 반도체소자의 문제점을 도시한 단면도.
도 2a 내지 도 2m 은 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,41 : 피웰 13 : 소자분리막
15,61 : 게이트산화막 19 : 게이트전극용 도전층
21 : 층간절연막 23,66 : 절연막 스페이서
25,67 : 저농도의 불순물 접합영역 27,71 : 고농도의 불순물 접합영역
29,75 : 실리사이드층 43 : 패드산화막
45 : 패드질화막 47,69 : 감광막패턴
49 : 트렌치 51 : 버퍼 산화막
53 : 미니접합영역 55 : 모서리 부분
57 : 소자분리용 산화막 63 : 게이트전극
65 : 산화막 73 : 질소이온영역
100,200 : 반도체기판
본 발명은 반도체소자 및 그 형성방법에 관한 것으로, 특히 MOS 소자에서 접합 ( junction ) 이 휘어지는 현상과 금속 이온들의 확산 현상으로 인한 누설전류의 증가를 억제할 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
일반적으로, 반도체소자의 소자분리막과 트랜지스터의 경계면에서 누설전류가 발생된다.
상기 트랜지스터의 불순물 접합영역은 소자분리막과의 계면부분에서 상측으로 휘어져 구비된다. 그 이유는 반도체기판의 표면과 소자분리막의 단차 및 스트레스로 인한 것으로 추정되고 있다.
도 1a 및 도 1b 는 종래기술에 따라 형성된 반도체소자를 도시한 단면도로서, NMOS 트랜지스터를 형성하는 경우를 도시한다.
도 1a를 참조하면, 엔형 반도체기판(100)에 불순물을 이온주입하여 피웰(11)을 형성한다.
상기 반도체기판(100) 상에 활성영역을 정의하는 소자분리막(13)을 형성한다. 이때, 상기 소자분리막(13)은 트렌치형으로 형성한 것이다.
상기 반도체기판(100) 상에 게이트산화막(15) 및 게이트전극용 도전층(19)의 적층구조로 형성된 게이트전극을 형성한다.
상기 게이트전극을 마스크로 하여 상기 반도체기판(100)의 피웰(11)에 저농도의 P 또는 As 불순물을 이온주입 함으로써 저농도의 불순물 접합영역(25)을 형성한다.
상기 게이트전극을 포함하는 전체표면상부에 층간절연막(21)을 소정두께 형성한다. 이때, 상기 층간절연막(21)은 산화막이나 질화막 계열의 절연막으로 형성한다.
상기 게이트전극의 측벽에 절연막 스페이서(23)를 형성한다. 이때, 상기 절연막 스페이서(23)는 전체표면상부에 질화막(도시안됨)을 소정두께 형성하고 이를 이방성 식각하여 형성한다.
상기 게이트전극 및 절연막 스페이서(23)를 마스크로 하여 상기 반도체기판(100)의 피웰(11)에 고농도의 P 또는 As 불순물을 이온주입하여 고농도의 불순물 접합영역(27)을 형성함으로써 엘.디.디. ( lightly doped drain, 이하에서 LDD 라 함 ) 구조를 갖는 불순물 접합영역을 형성한다.
상기 불순물 접합영역(25,27)을 포함한 전체표면상부에 실리사이드용 금속층(도시안됨)을 소정두께 형성한다.
상기 실리사이드용 금속층을 열처리하여 상기 실리사이드용 금속층과 실리콘을 반응시킴으로써 상기 불순물 접합영역(25,27)에 실리사이드층(29)을 형성한다.
상기 실리사이드층(29)과 같이 실리사이드화 되지 않은 실리사이드용 금속을 제거한다.
상기 도 1b 는 상기 도 1a 의 ⓐ 부분을 확대 도시한 단면도로서, 누설전류의 크기 및 방향을 화살표로 도시한 것이다.
상기 불순물 접합영역(25,27)은 상기 소자분리막(13)과의 계면에서 상기 반도체기판(100)의 표면 방향으로 휘어져 구성된다. 이는 반도체기판(100)의 표면과 소자분리막(13)의 단차 및 스트레스로 인한 것으로 추정된다.
또한, 상기 실리사이드층(29)에 포함된 금속들이 상기 불순물 접합영역(25,27)으로 확산된다.
이때, 상기 휘어진 불순물 접합영역(25,27) 부분은 상기 실리사이드층(29)과 거리가 짧아져 상기 불순물 접합영역(25,27)의 공핍층에 금속 및 금속으로 인한 결함의 침투가 용이하게 이루어지게 된다.
따라서, 일반적으로 반도체기판(100)의 하측으로 흐르는 누설전류의 양보다 상기 소자분리막(13)과 반도체기판(100)의 경계면을 따라 흐르는 누설전류의 양이 많아지게 된다.
또한, 상기 소자분리막(13)과 반도체기판(100)의 표면이 이루는 모서리 부분이 뾰족하게 형성되어 전계가 집중되고 그에 따른 누설전류가 흐르게 되는 현상도 유발된다.
상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 트랜지스터의 불순물 접합영역과 소자분리막이 이루는 경계면을 따라 많은 누설전류가 유발되고, 소자분리막과 반도체기판의 경계부에서 상기 반도체기판의 모서리부분이 뾰족하게 형성되어 반도체소자의 누설전류가 유발되는 현상으로 인하여 반도체소자의 특성 및 신뢰성이 저하되고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트랜지스터의 불순물 접합영역 깊이를 일정하게 유지할 수 있도록 하여 소자분리막과 반도체기판의 경계부의 모서리 부분을 라운딩시켜 누설전류의 유발을 억제함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자 및 그 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
(a) 반도체기판에 소자분리용 트렌치를 형성하는 공정과,
(b) 상기 트렌치 표면에 버퍼 산화막을 형성하는 공정과,
(c) 상기 트렌치 측벽에 MOS 소자의 불순물 접합영역과 같은 타입 ( type ) 의 불순물을 경사이온주입하여 미니접합영역을 형성하는 공정과,
(d) 상기 트렌치 측벽 상측의 모서리 부분에 중성이온을 경사이온주입하여 라운딩시키는 공정과,
(e) 상기 반도체기판을 열처리하고 상기 트렌치를 매립하는 소자분리막을 형성하는 공정과,
(f) 상기 반도체기판과의 계면에 게이트산화막이 개재되고 측벽에 절연막 스페이서가 구비되는 게이트전극 및 불순물 접합영역을 형성하는 공정과,
(g) 상기 불순물 접합영역의 하부와 상기 반도체기판 경계부에 위치한 상기 불순물 접합영역에 질소이온영역을 형성하는 공정을 포함하는 것과,
(b) 단계의 버퍼 산화막은 열산화막인 것과,
(c) 단계의 경사이온주입공정은 1E13 ∼ 5E14 원자/㎠ 의 도즈량으로 실시하는 것과,
(c) 및 (d) 단계의 경사이온주입공정은 0°, 90°,180° 및 270°네 방향의 90°간격으로 4 회전시키면서 0 ∼ 160 도의 경사각으로 실시하는 것과,
(c) 의 경사이온주입공정은 상기 (c) 공정후 상기 반도체기판에 질소이온을 주입하는 공정을 더 포함하되, 1E13 ∼ 1E15 원자/㎠ 의 도즈량으로 실시하는 것과,
(e) 의 열처리공정은 질소가스 분위기의 퍼니스에서 700 ∼ 1000 ℃ 온도로 20 초 ∼ 30 분 동안 실시하는 것과,
(e) 의 열처리공정은 질소가스 분위기에서 700 ∼ 1000 ℃ 온도로 20 초 ∼ 30 분 동안 RTP 방법으로 실시하는 것과,
(f) 의 게이트전극은 게이트전극용 도전층의 표면에 산화막이 구비되는 것과,
(g) 의 질소이온영역은 1E14 ∼ 1E15 원자/㎠ 의 도즈량으로 형성되는 것과,
(g) 공정은 상기 불순물 접합영역에 실리사이드층을 더 형성하는 것을 제1 특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
(a) 반도체기판에 소자분리용 트렌치를 형성하는 공정과,
(b) 상기 트렌치 표면에 버퍼 산화막을 형성하는 공정과,
(c) 상기 트렌치 측벽에 MOS 소자의 불순물 접합영역과 같은 타입 ( type ) 의 불순물을 경사이온주입하여 미니접합영역을 형성하는 공정과,
(d) 상기 반도체기판에 질소이온을 주입하여 상기 미니접합영역의 불순물 확산 현상을 억제하는 공정과,
(e) 상기 트렌치 측벽 상측의 모서리 부분에 중성이온을 경사이온주입하여 라운딩시키는 공정과,
(f) 상기 반도체기판을 열처리하고 상기 트렌치를 매립하는 소자분리막을 형성하는 공정과,
(g) 상기 반도체기판과의 계면에 게이트산화막이 개재되고 측벽에 절연막 스페이서가 구비되는 게이트전극 및 불순물 접합영역을 형성하는 공정과,
(h) 상기 불순물 접합영역 하측과 반도체기판 경계부에 위치한 불순물 접합역에 질소이온영역을 형성하는 공정과,
(i) 상기 불순물 접합영역의 기판 표면에 실리사이드층을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
한편, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자는,
(a) 반도체기판에 활성영역을 정의하는 트렌치형 소자분리막과,
(b) 상기 소자분리막의 측벽과 인접한 반도체기판에 구비되는 미니접합영역과,
(c) 상기 활성영역 상에 구비되며 측벽에 절연막 스페이서를 구비한 게이트전극과,
(d) 상기 게이트전극 양측의 반도체기판에 구비되며 상기 절연막 스페이서 하부로부터 상기 소자분리막과 인접한 반도체기판까지 연장되는 LDD 구조의 불순물 접합영역과,
(e) 상기 불순물 접합영역 하부와 반도체기판의 경계부에 위치한 불순물 접합영역에 구비되는 질소이온영역을 포함하는 것과,
상기 반도체소자는 상기 트렌치형 소자분리막과 상기 반도체기판의 경계면에 버퍼 산화막을 더 포함하는 것과,
상기 반도체소자는 불순물 접합영역 상부에 실리사이드층을 더 포함하는 것과,
(b) 의 미니접합영역은 1E13 ∼ 5E14 원자/㎠ 의 도즈량으로 형성된 것과,
(e) 의 질소이온영역은 1E13 ∼ 1E15 원자/㎠ 의 도즈량으로 형성된 것을 제3특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2m 은 본 발명에 따른 반도체소자의 형성방법을 도시한 단면도로서, 상기 반도체소자에 NMOS 트랜지스터를 형성하는 경우를 도시한 것이다.
도 2a를 참조하면, 엔형 반도체기판(200)에 불순물을 이온주입하여 피웰(41)을 형성한다.
상기 반도체기판(200) 상에 패드산화막(43) 및 패드질화막(45)을 적층한다.
상기 패드질화막(45) 상에 감광막패턴(47)을 형성한다. 이때, 상기 감광막패턴(47)은 소자분리마스크(도시안됨)를 이용한 노광 및 현상 공정으로 형성한다.
도 2b를 참조하면, 상기 감광막패턴(47)을 마스크로 하여 상기 패드질화막(45), 패드산화막(43) 및 소정두께의 반도체기판(200)을 식각하여 트렌치(49)를 형성한다.
그리고, 상기 감광막패턴(47)을 제거한다.
도 2c를 참조하면, 상기 트렌치(49) 표면에 버퍼 산화막(51)을 형성한다. 이때, 상기 버퍼 산화막(51)은 열산화공정으로 형성한다.
상기 버퍼산화막(51)은 후속 이온주입 공정으로 인한 기판의 손상을 방지하기 위한 것이다.
도 2d를 참조하면, 트렌치(49)의 측벽에 P 또는 As 불순물을 경사이온주입하여 상기 트렌치(49)의 측벽에 미니접합 ( mini junction )영역(53)을 형성한다.
이때, 상기 경사이온주입공정은 상기 반도체기판(200)을 90°씩 4회 회전시키면서 0°, 90°,180° 및 270°의 네 방향에서 실시하며, 경사각은 0 ∼ 160 도로 한다.
또한, 상기 경사이온주입공정은 1E13 ∼ 5E14 원자/㎠ 의 도즈량으로 실시한다. PMOS 트랜지스터를 형성하는 경우는 BF2 불순물을 경사이온주입하여 형성한다.
그 다음, 상기 반도체기판(200)에 질소이온을 이온주입하여 상기 경사이온주입공정으로 형성된 미니접합영역(53)의 불순물이 다른 부분으로 확산되는 현상을 방지한다.
상기 질소이온의 이온주입공정은 상기 경사이온주입공정과 같이 90°의 간격의 4회 회전시키면서 0°, 90°,180° 및 270°의 네 방향에서 0 ∼ 160 도의 경사각으로 실시한다. 이때, 질소이온의 이온주입공정은 1E13 ∼ 1E15 원자/㎠ 의 도즈량으로 실시한다.
도 2e를 참조하면, 상기 트렌치(49) 측벽 상측, 즉 활성영역과 비활성영역의 경계부에 형성되는 모서리 부분(55)에 Ge 또는 Ar 의 중성이온을 이용한 경사이온주입공정을 실시함으로써 상기 모서리 부분(55)의 실리콘 격자 구조를 변경시켜 라운딩시키고 상기 모서리 부분(55)으로 인한 누설전류를 억제한다.
이때, 상기 경사이온주입공정은 상기 반도체기판(200)을 90°씩 4회 회전시키면서 0°, 90°,180° 및 270°의 네 방향에서 실시하며, 경사각은 0 ∼ 160 도로 하여 실시한다.
도 2f를 참조하면, 상기 구조의 반도체기판(200)을 질소가스 분위기에서 열처리하여 상기 버퍼 산화막(51)의 질소 함유량을 증가시킴으로써 상기 버퍼 산화막(51)의 막질을 향상시키고 후속 공정으로 형성되는 소자분리막(도시안됨)과 반도체기판(200)과의 스트레스를 완화시키는 역할을 한다. 이때, 상기 열처리공정은 퍼니스를 이용한 열처리공정이나 RTP 공정으로 실시하되, 700 ∼ 1000 ℃ 의 온도에서 20 초 ∼ 30 분 동안 실시한다.
여기서, 상기 열처리공정은 상기 트렌치(49)를 포함한 반도체기판(200)에 형성된 손상된 부분을 보상하고, 상기 모서리 부분(55)의 라운딩 정도를 크게 하고, 상기 반도체기판(200)에 주입된 미니접합영역(53)의 불순물을 활성화시키는 역할을 한다.
도 2g를 참조하면, 상기 트렌치(49)를 매립하는 소자분리용 산화막(57)을 전체표면상부에 형성한다.
도 2h를 참조하면, 상기 패드질화막(45)을 노출시키는 평탄화식각공정으로 상기 소자분리용 산화막(57)을 식각하고, 상기 패드질화막(45)을 제거한다.
이때, 상기 패드질화막(45)의 제거 공정은 인산용액을 이용한 습식방법으로 실시한다.
도 2i를 참조하면, 상기 패드산화막(43)을 제거하고 상기 반도체기판(200)의 표면을 재 산화하여 게이트산화막(61)을 형성한다.
상기 게이트산화막(61) 상에 게이트전극용 도전층(도시안됨)을 형성하고 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 식각하여 게이트전극(63)을 형성한다.
도 2j를 참조하면, 상기 게이트전극(63)의 표면을 산화시켜 전극 산화막(65)을 형성한다.
도 2k를 참조하면, 상기 반도체기판 상에 감광막패턴(69)을 형성한다. 이때, 상기 감광막패턴(69)은 NMOS 마스크(도시안됨)를 이용한 노광 및 현상 공정으로 NMOS 영역을 노출시키도록 형성된 것이다.
상기 감광막패턴(69) 및 게이트전극(63)을 마스크로 하여 상기 반도체기판(200)에 저농도의 불순물을 이온주입하여 저농도의 불순물 접합영역(67)을 형성한다.
이때, 상기 저농도의 불순물 이온주입 공정은 P 또는 As 불순물을 이용하여 실시한 것이다. 또한, PMOS 트랜지스터를 형성하는 경우는 BF2 불순물을 경사이온주입하여 형성한다.
도 2l을 참조하면, 상기 게이트전극(63) 측벽에 절연막 스페이서(66)를 형성한다. 이때, 상기 절연막 스페이서(66)는 전체표면상부에 질화막(도시안됨)을 소정두께 형성하고 이를 이방성 식각하여 형성한다.
상기 게이트전극(63) 및 절연막 스페이서(66)를 마스크로 하여 상기 반도체기판(200)의 피웰(41)에 고농도의 P 또는 As 불순물을 이온주입하여 고농도의 불순물 접합영역(71)을 형성함으로써 엘.디.디. ( lightly doped drain, 이하에서 LDD 라 함 ) 구조를 갖는 불순물 접합영역을 형성한다. 또한, PMOS 트랜지스터를 형성하는 경우는 BF2 불순물을 경사이온주입하여 형성한다.
그 다음, 상기 감광막패턴(69)을 마스크로 하여 질소이온을 주입함으로써 상기 고농도의 불순물 접합영역(71)과 상기 피웰(41) 경계부의 고농도의 불순물 접합영역(71)에 질소이온영역(73)을 형성한다.
이때, 상기 질소이온영역(73)은 1E14 ∼ 1E15 원자/㎠ 의 도즈량이 주입된 것이다.
도 2m을 참조하면, 상기 감광막패턴(69)을 제거하고 상기 불순물 접합영역(67,71)의 기판(200) 표면에 실리사이드층(75)을 형성한다.
상기 실리사이드층(75)은 전체표면상부에 실리사이드용 금속층(도시안됨)을 증착하고, 상기 실리사이드용 금속층을 열처리하여 상기 실리사이드용 금속층과 실리콘을 반응시킴으로써 상기 불순물 접합영역(25,27)에만 실리사이드층(75)을 형성한 것이다. 후속 공정으로 남아있는 실리사이드용 금속층을 제거한다.
본 발명의 다른 실시예는 PMOS 트랜지스터를 형성하는 공정을 적용한 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자 및 그 형성방법은, 트렌치형 소자분리막의 형성공정시 트렌치의 측벽에 MOS 트랜지스터의 불순물과 같은 종류의 불순물을 이온주입하여 미니접합영역을 형성하고 후속 공정으로 트랜지스터를 형성함으로써 소자분리막과 활성영역의 경계부에서 누설전류를 억제하고 그에 따른 소자의 특성 및 신뢰성을 향상시키며 고집적화를 가능하게 하는 효과를 제공한다.
Claims (15)
- (a) 반도체기판에 소자분리용 트렌치를 형성하는 공정과,(b) 상기 트렌치 표면에 버퍼 산화막을 형성하는 공정과,(c) 상기 트렌치 측벽에 MOS 소자의 불순물 접합영역과 동일한 도전형의 불순물을 경사이온주입하여 미니접합영역을 형성하는 공정과,(d) 상기 트렌치 측벽 상측의 모서리 부분에 중성이온을 경사이온주입하여 라운딩시키는 공정과,(e) 상기 반도체기판을 열처리하고 상기 트렌치를 매립하는 소자분리막을 형성하는 공정과,(f) 상기 반도체기판과의 계면에 게이트산화막이 개재되고 측벽에 절연막 스페이서가 구비되는 게이트전극 및 불순물 접합영역을 형성하는 공정과,(g) 상기 불순물 접합영역의 하부와 상기 반도체기판 경계부에 위치한 상기 불순물 접합영역에 질소이온영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,(b) 단계의 버퍼 산화막은 열산화막인 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,(c) 단계의 경사이온주입공정은 1E13 ∼ 5E14 원자/㎠ 의 도즈량으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,(c) 및 (d) 단계의 경사이온주입공정은 상기 반도체기판을 0°, 90°,180° 및 270°회전시키며 네 방향에서 0 ∼ 160 도의 경사각으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,(c) 의 경사이온주입공정은 상기 (c) 공정후 상기 반도체기판에 질소이온을 주입하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 5 항에 있어서,상기 질소이온주입공정은 1E13 ∼ 1E15 원자/㎠ 의 도즈량으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,(e) 의 열처리공정은 질소가스 분위기의 퍼니스에서 700 ∼ 1000 ℃ 온도로 20 초 ∼ 30 분 동안 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,(e) 의 열처리공정은 질소가스 분위기에서 700 ∼ 1000 ℃ 온도로 20 초 ∼ 30 분 동안 RTP 방법으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,(f) 의 게이트전극은 게이트전극용 도전층의 표면에 산화막이 구비되는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,(g) 의 질소이온영역은 1E14 ∼ 1E15 원자/㎠ 의 도즈량으로 형성되는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,(g) 공정은 상기 불순물 접합영역에 실리사이드층을 더 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
- (a) 반도체기판에 소자분리용 트렌치를 형성하는 공정과,(b) 상기 트렌치 표면에 버퍼 산화막을 형성하는 공정과,(c) 상기 트렌치 측벽에 MOS 소자의 불순물 접합영역과 동일한 도전형의 불순물을 경사이온주입하여 미니접합영역을 형성하는 공정과,(d) 상기 반도체기판에 질소이온을 주입하여 상기 미니접합영역의 불순물 확산 현상을 억제하는 공정과,(e) 상기 트렌치 측벽 상측의 모서리 부분에 중성이온을 경사이온주입하여 라운딩시키는 공정과,(f) 상기 반도체기판을 열처리하고 상기 트렌치를 매립하는 소자분리막을 형성하는 공정과,(g) 상기 반도체기판과의 계면에 게이트산화막이 개재되고 측벽에 절연막 스페이서가 구비되는 게이트전극 및 불순물 접합영역을 형성하는 공정과,(h) 상기 불순물 접합영역 하측과 반도체기판 경계부에 위치한 불순물 접합역에 질소이온영역을 형성하는 공정과,(i) 상기 불순물 접합영역의 기판 표면에 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
- (a) 반도체기판에 활성영역을 정의하는 트렌치형 소자분리막과,(b) 상기 소자분리막의 측벽과 인접한 반도체기판에 구비되는 미니접합영역과,(c) 상기 활성영역 상에 구비되며 측벽에 절연막 스페이서를 구비한 게이트전극과,(d) 상기 게이트전극 양측의 반도체기판에 구비되며 상기 절연막 스페이서 하부로부터 상기 소자분리막과 인접한 반도체기판까지 연장되는 LDD 구조의 불순물 접합영역과,(e) 상기 불순물 접합영역 하부와 반도체기판의 경계부에 위치한 불순물 접합영역에 구비되는 질소이온영역을 포함하는 것을 특징으로 하는 반도체소자.
- 제 13 항에 있어서,상기 반도체소자는 상기 트렌치형 소자분리막과 상기 반도체기판의 경계면에 버퍼 산화막을 더 포함하는 것을 특징으로 하는 반도체소자.
- 제 13 항에 있어서,상기 반도체소자는 불순물 접합영역 상부에 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체소자.
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| Application Number | Priority Date | Filing Date | Title |
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263690A (ja) * | 1994-03-25 | 1995-10-13 | Ricoh Co Ltd | サリサイド構造を有する半導体装置とその製造方法 |
| JPH08125180A (ja) * | 1994-10-25 | 1996-05-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH08316476A (ja) * | 1995-05-19 | 1996-11-29 | Sony Corp | 半導体装置およびその製造方法 |
| US5593907A (en) | 1995-03-08 | 1997-01-14 | Advanced Micro Devices | Large tilt angle boron implant methodology for reducing subthreshold current in NMOS integrated circuit devices |
-
2003
- 2003-12-01 KR KR1020030086452A patent/KR101044609B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263690A (ja) * | 1994-03-25 | 1995-10-13 | Ricoh Co Ltd | サリサイド構造を有する半導体装置とその製造方法 |
| JPH08125180A (ja) * | 1994-10-25 | 1996-05-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5593907A (en) | 1995-03-08 | 1997-01-14 | Advanced Micro Devices | Large tilt angle boron implant methodology for reducing subthreshold current in NMOS integrated circuit devices |
| JPH08316476A (ja) * | 1995-05-19 | 1996-11-29 | Sony Corp | 半導体装置およびその製造方法 |
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