KR100793471B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

Si 기판(11)의 표면에 p웰(12)을 형성하여, 소자 분리 절연막(13)을 형성한다. 이어서, 전체 면에 얇은 SiO2막(14a)을 형성하고, 그 위에 희토류 금속(예를 들면 La, Y) 및 Al을 함유하는 산화막을 절연막(14b)으로서 형성한다. 또한, 절연막(14b) 위에 폴리 Si막(15)을 형성한다. 그 후, 예를 들면 1000℃ 정도의 열처리를 행함으로써, SiO2막(14a)과 절연막(14b)을 반응시켜, 희토류 금속 및 Al을 함유하는 실리케이트막을 형성한다. 즉, SiO2막(14a) 및 절연막(14b)을 단일 실리케이트막(14)으로 한다.
반도체 장치, 희토류 금속, 산화막, 폴리 Si막, 실리케이트막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 MOSFET 및 캐패시터에 적합한 유전체막, 그 형성 방법, 그것을 구비한 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
MOSFET 등의 전계 효과 트랜지스터의 게이트 절연막이나 캐패시터의 용량 절연막에 이용되는 고유전율 절연막으로서, 실리콘 산화막(SiO2막) 및 실리콘 산질화막(SiON막)을 대신하는 보다 유전율이 높은 절연막이 요구되고 있다.
이러한 고유전율 절연막으로서, 희토류 금속을 포함하는 절연막에 관한 연구가 이루어지고 있다. 단, 희토류 금속을 M이라고 표시했을 때에, 단순한 조성의 M2O3막은 열적 및 화학적으로 불안정하기 때문에, 그대로 이용할 수는 없다.
그래서, 실리콘 기판과의 사이의 계면 준위가 양호한 얇은 SiO2막이 실리콘 기판 위에 형성되고, 그 위에 유전율이 높은 금속 산화물막이 형성된 다층 산화막 구조를 구비한 MOSFET가 고안되어 있다. 또한, 이러한 금속 산화물막으로서 희토류 금속 산화물막을 이용하는 것도 제안되어 있다.
그러나, 전술한 바와 같은 다층 산화막 구조에서는, 저온에서 성막을 행하 고, 저온에서 시험을 행하는 것이면, 그 나름의 결과는 얻어지지만, 실제의 반도체 장치에 적용할 수는 없다.
즉, 실리콘 재료가 많이 포함되는 전자 디바이스를 제조할 때에는, 특히 금속 배선을 형성하기 이전에, 600℃ 내지 1050℃의 고온 열처리를 빈번하게 행한다. 따라서, 고유전율 절연막도 고온의 열처리에 견딜 수 있을 필요가 있다. 그러나, 전술한 바와 같은 다층 산화막 구조에 대하여 고온의 열처리를 행하면, 그 동안에 특성이 변화되어 버린다. 이 결과, 예를 들면 계면 준위의 악화 및 유전율 저하 등의 문제가 발생한다.
[특허문헌 1] 일본 특허공개 2002-324901호 공보
[특허문헌 2] 일본 특허공개 2002-184773호 공보
[특허문헌 3] 일본 특허공개 2002-329847호 공보
본 발명의 목적은 고온내성 및 유전율이 높은 유전체막, 그 형성 방법, 그것을 구비한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치에는 제1 및 제2 도전층이 형성되고, Si, 희토류 금속, Al 및 O를 함유하는 유전체막이 상기 제1 및 제2 도전층 사이에 끼워져 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는 제1 도전층 상에 Si를 함유하는 제1 절연막을 형성한다. 이어서, 상기 제1 절연막 상에 희토류 금속, Al 및 O를 함유하는 제2 절연막을 형성한다. 그리고, 열처리에 의해서 상기 제1 절연막과 상기 제2 절연막을 반응시킴으로써 Si, 희토류 금속, Al 및 O를 함유하는 유전체막을 형성한다.
본 발명에 따른 유전체막은 Si, 희토류 금속, Al 및 O를 함유하는 것을 특징으로 한다.
본 발명에 따른 유전체막의 형성 방법에서는, Si를 함유하는 제1 절연막을 형성한다. 이어서, 상기 제1 절연막 상에 희토류 금속, Al 및 O를 함유하는 제2 절연막을 형성한다. 그리고, 열처리에 의해서 상기 제1 절연막과 상기 제2 절연막을 반응시켜 상기 제1 절연막과 상기 제2 절연막을 단일한 막으로 한다.
도 1은 Si 기판 위에 자연 산화막을 개재하여 형성된 La2O3막의 열처리에 의한 변화를 적외 흡수법으로 평가한 결과를 나타내는 그래프.
도 2는 도 1에 나타내는 평가에서 이용한 각 막의 X선 회절 스펙트럼을 나타내는 그래프.
도 3은 Si 기판 위에 자연 산화막을 개재하여 형성된 알루민산 이트륨막의 열처리에 의한 변화를 적외 흡수법으로 평가한 결과를 나타내는 그래프.
도 4는 도 3에 나타내는 평가에서 이용한 각 막의 X선 회절 스펙트럼을 나타내는 그래프.
도 5는 YxAlyOz의 막 두께를 6nm로 했을 때에 얻어지는 X선 회절 스펙트럼을 나타내는 그래프.
도 6은 Al이 포함되어 있지 않은 Y2O3막(두께: 41nm)의 X선 회절 스펙트럼을 나타내는 그래프.
도 7A 및 도 7B는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 8은 제1 실시 형태에 기초하여 실제로 제작한 MOSFET의 고주파 CV 특성을 도시하는 그래프.
도 9A 및 도 9B는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 10은 깊이와 SIMS 강도와의 관계를 나타내는 그래프.
도 11A 내지 도 11D는 본 발명을 적용하여 MOSFET를 제조하는 방법을 공정순으로 도시하는 단면도.
도 12A 내지 도 12C는 본 발명을 적용하여 캐패시터를 제조하는 방법을 공정순으로 도시하는 단면도.
도 13은 배치(batch)식의 장치를 도시하는 모식도.
도 14는 매엽식의 장치를 도시하는 모식도.
본원 발명자가 종래의 다층 산화막 구조에 있어서 고온의 열처리에 의해서 특성이 변화하는 원인을 조사했더니, 실리콘 산화막과 희토류 금속 산화물막이 반응하고 있다는 것을 발견하였다.
도 1은 Si 기판 위에 자연 산화막을 개재하여 형성된 La2O3막의 열처리에 의한 변화를 적외 흡수법(FTIR)으로 평가한 결과를 나타내는 그래프이다. La2O3는 대표적인 희토류 산화물이다. 도 1에 도시하는 결과는 La2O3막을 500℃에서 형성했을 때의 것이다. 실선은 형성후에 열처리를 실시하지 않은 시료의 결과를 나타내고, 파선은 형성후에 800℃에서 10분간의 열처리를 실시한 시료의 결과를 나타내고, 1점 쇄선은 형성후에 900℃에서 10분간의 열처리를 실시한 시료의 결과를 나타내고, 2점 쇄선은 형성후에 1000℃에서 10분간의 열처리를 실시한 시료의 결과를 도시한다. 또, 자연 산화막의 두께는 1nm 정도이며, La2O3막의 두께는 40nm이다.
도 1에 도시한 바와 같이, 열처리 전에는 자연 산화막의 존재를 나타내는 SiO2의 피크가 현저하다. 그러나, 불과 800℃의 열처리로 이 피크는 완전하게 소실되고, La의 규산염(실리케이트)의 피크가 현저해져 있다. 이 실리케이트는 실리카(SiO2)와 La2O3와의 복합 산화물이다.
도 2는 도 1에 나타내는 평가에서 이용한 각 막의 X선 회절 스펙트럼을 나타내는 그래프이다. 도 2에 도시한 바와 같이, 열처리 전에는 La2O3의 존재를 나타내는 피크(2θ=21.89, 25.94)가 현저하다. 그러나, 800℃ 이상의 열처리 후에는, 이러한 피크는 소실되어, 열역학적으로 안정된 실리케이트 결정(La2SiO5)의 존재를 나타내는 피크(2θ=27.28, 30.11 등)가 현저해져 있다.
도 1 및 도 2에 도시하는 결과로부터 알 수 있는 바와 같이, La2O3막을 이용한 다층 산화막 구조에서는, 고온의 열처리에 의해 자연 산화막과 La2O3막이 반응하고 있는 것이다. 또한, La2O3막의 두께는 40nm이기 때문에, 자연 산화막 중의 Si만으로는 Si가 부족하다. 즉, La2SiO5에서는, La 원자의 수의 1/2인 수의 Si 원자가 필요해지는데, 자연 산화막 중에는 충분한 Si 원자가 존재하지 않는다. 따라서, Si의 부족분이 Si 기판으로부터 보충되게 된다.
한편, 일반적인 반도체 장치의 제조 방법에서는, MOS 트랜지스터가 층간 절연막 등에 의해 피복된 상태에서 여러가지 고온의 열처리가 행하여진다. 이 때문에, 외부로부터 산소가 보충되지 않아, 생성된 La2SiO5막에서는 산소가 부족하여 막의 유전율이 대폭 저하되어 버린다.
또한, 자연 산화막의 소실에 수반하여 계면 특성(계면 준위)도 대폭 열화되어 버린다.
이와 같이, SiO2막 및 희토류 금속 산화물막의 다층 산화막 구조의 게이트 절연막을 갖는 MOSFET를 구비한 반도체 장치를 안정적으로 제조하기 위해서는, 게이트 절연막을 형성한 후에는 500℃ 내지 600℃ 이하의 저온 처리만이 가능하다. 이에 대하여, 현재의 폴리 Si로 이루어지는 게이트 전극을 갖는 MOSFET를 구비한 반도체 장치를 제조하기 위해서는 800℃ 이상의 열처리가 빈번히 필요해진다. 즉, 종래의 다층 산화막 구조의 게이트 절연막은 폴리 Si로 이루어지는 게이트 전극을 갖는 MOSFET에 적용할 수는 없는 것이다.
그래서, 본원 발명자가, 이러한 실험 결과 등을 고려한 후에, 게이트 절연막(유전체막)에 있어서, 높은 유전율을 얻으면서 높은 고온 내성을 얻기 위해서 예의 검토를 거듭한 결과, 게이트 절연막으로서 희토류 금속 뿐만 아니라 Al도 함유하는 실리콘 산화막을 이용함으로써, 극히 높은 유전율을 얻을 수 있으며, 또한 계면 특성의 열화를 방지할 수 있다는 것을 발견하였다. 또한, 이러한 희토류 금속 및 Al을 함유하는 실리콘 산화막은 캐패시터의 용량 절연막으로서도 적합하다는 것도 발견되었다.
도 3은 Si 기판 위에 자연 산화막을 개재하여 형성된 알루민산 이트륨(YxAlyOz)막(두께: 42nm)의 열처리에 의한 변화를 적외 흡수법(FTIR)으로 평가한 결과를 나타내는 그래프이다. 단, Al 원자의 수는 Y 원자의 수의 1/2이다. 도 3에 도시하는 결과는, YxAlyOz막을 500℃에서 형성했을 때의 것이다. 도 1과 마찬가지로, 실선은 형성후에 열처리를 실시하지 않은 시료의 결과를 나타내고, 파선은 형성후에 800℃에서 10분간의 열처리를 실시한 시료의 결과를 나타내고, 1점쇄선은 형성후에 900℃에서 10분간의 열처리를 실시한 시료의 결과를 나타내고, 2점 쇄선은 형성후에 1000℃에서 10분간의 열처리를 실시한 시료의 결과를 도시한다.
도 3에 도시한 바와 같이, 열처리 전에는 자연 산화막의 존재를 나타내는 SiO2의 피크가 현저하다. 그러나, 불과 800℃의 열처리로 이 피크는 감소하고, 900℃의 열처리로 완전하게 소실되어 실리케이트의 피크가 현저해져 있다. 이 실리케 이트는 실리카(SiO2)와 YxAlyOz와의 복합 산화물이다. 또한, 어느 온도에서도, 희토류 금속의 알루민산염(알루미네이트)인 YxAlyOz의 존재를 나타내는 피크가 나타나 있다.
도 4는 도 3에 나타내는 평가에서 이용한 각 막의 X선 회절 스펙트럼을 나타내는 그래프이다. 또한, 도 5는 YxAlyOz의 막두께를 6nm으로 했을 때에 얻어지는 X선 회절 스펙트럼을 나타내는 그래프이다.
도 4 및 도 5에 나타낸 바와 같이, 막두께와 상관없이, 열처리전에는 현저한 피크는 존재하지 않고, 형성된 알루민산 이트륨막은 비정질 상태로 되어 있다. 이 상태는 800℃의 열처리가 행해지더라도 유지되고 있다. 그리고, 900℃ 이상의 열처리가 행해지면, 실리콘을 수% 포함한 YxAlyOz가 결정화된다.
참고를 위하여, Al이 포함되어 있지 않은 Y2O3막(두께: 41nm)의 X선 회절 스펙트럼을 도 6에 도시한다. 도 6에 도시한 바와 같이, Y2O3막에서는 500℃에서 성막된 상태에서, 이미 결정화되어 있다. 따라서, 도 4 및 도 5와 도 6을 비교하면 알 수 있는 바와 같이, Al이 함유됨으로써 결정화가 억제되고 있다. 이러한 내부에 입계가 존재하지 않는 비정질막은 캐패시터의 용량 절연막에 매우 적합하다.
이하, 이들 발견에 기초하여 이루어진 본 발명의 실시 형태에 대하여, 첨부한 도면을 참조하여 구체적으로 설명한다.
(제1 실시 형태)
우선, 본 발명의 제1 실시 형태에 대하여 설명한다. 단, 여기에서는, 편의상, 반도체 장치의 일부 구조에 대하여 그 형성 방법과 함께 설명한다. 도 7A 및 도 7B는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다.
제1 실시 형태에서는, 우선 도 7A에 도시한 바와 같이, Si 기판(1) 상에 SiO2막(2)을 형성한다. SiO2막(2)의 두께는 예를 들면 1nm 정도이다. 여기에서, SiO2막(2)으로서 자연 산화막을 그대로 이용하여도 된다. 이어서, SiO2막(2) 위에 희토류 금속 및 Al을 포함한 산화막으로서 절연막(3)을 형성한다. 절연막(3)의 두께는 예를 들면 3nm 정도이다. 그 후, 절연막(3) 위에 폴리 Si막(4)을 형성한다.
계속해서, 이러한 적층체에 대하여, 예를 들면 산화성 분위기 중에서 700℃ 이상의 열처리를 실시한다. 이 결과, 도 7B에 도시한 바와 같이, SiO2막(2)과 절연막(3)이 반응하여 희토류 금속 및 Al를 함유하는 절연성의 실리케이트(규산염)막(유전체막)(6)이 형성된다. 이 실리케이트막(6)은 종래 제안되어 있는 다층 구조의 절연막이 아니라, 4원계 이상의 다원계 단층막이다.
그 후, 폴리 Si막(4)을 게이트 전극의 평면 형상으로 패터닝함으로써, 실리케이트막(6)을 게이트 절연막으로 하는 MOSFET를 형성할 수 있다.
또한, 불순물 확산층 및 층간 절연막 등을 형성하여 반도체 장치를 완성시킨다.
이러한 제1 실시 형태에서는, SiO2막(2)과 절연막(3)이 반응하여 실리케이트 막(6)이 형성되는데, 절연막(3)에 Al이 함유되어 있기 때문에, Si 기판(1)으로부터의 Si의 도입량은 극히 낮다. 즉, 실리케이트막(6) 중에 Si가 들어갈 여지가 거의 없다. 이 때문에, 유전율의 저하를 회피하는 것이 가능하다. 또한, 계면 준위의 열화도 방지된다.
또, 제1 실시 형태에서는, SiO2막(2)의 두께, 절연막(3)의 두께 및 절연막(3)의 조성에 의해, 실리케이트막(6)의 조성 및 Si 기판(1)으로부터의 Si의 취입량을 제어할 수 있다.
도 8은 제1 실시 형태에 기초하여 실제로 제작한 MOSFET의 고주파 CV 특성을 나타내는 그래프이다. 도 8에 나타내는 결과는, 표면의 면방위가 (100)인 Si 기판(1)을 이용하고, 그 위에 자연 산화막이 형성된 상태에서, 두께가 6nm인 절연막(3)을 형성하고, 게이트 전극으로서 Pt 전극을 형성했을 때에 얻어진 것이다. 또, 열처리 온도는 1000℃이며, 절연막(3)에는 희토류 금속으로서 Y가 함유되어 있다.
도 8에 나타낸 바와 같이, 1000℃나 되는 고온의 열처리에도 불구하고, 높은 유전율과 양호한 고주파 CV 특성이 얻어졌다. 즉, 히스테리시스는 거의 발생하지 않으며, 또한 누설 전류의 증가도 작았다. 그리고, 열처리에 의해서 유전율이 저하하지 않는 것은, Si 기판으로부터 실리케이트막에 취입되는 Si의 양을 적절하게 제한할 수 있다는 것을 나타내고 있다. 즉, 제1 실시 형태에 따르면, SiO2막(2)의 두께 등에 기초하여 다원계의 조성을 제어하면서, 양호한 절연 특성을 구비한 고유전율 박막을 형성할 수 있다.
(제2 실시 형태)
이어서, 본 발명의 제2 실시 형태에 대하여 설명한다. 단, 여기에서도, 편의상, 반도체 장치의 일부의 구조에 대하여 그 형성 방법과 함께 설명한다. 도 9A 및 도 9B는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
제2 실시 형태에서는, 우선 도 9A에 도시한 바와 같이, Si 기판(1) 상에 절연막(2)을 형성한다. 절연막(2)의 두께는 예를 들면 1nm 정도이다. 여기에서, 절연막(2)으로서 자연 산화막을 그대로 이용하여도 되고, SiO2막, SiN막 또는 SiON막을 형성해도 된다. 이어서, 절연막(2) 위에 희토류 금속 및 Al을 포함한 산화막으로서 절연막(3)을 형성한다. 절연막(3)의 두께는 예를 들면 6nm 정도이다. 그 후, 절연막(3) 위에 Si 질화막(SiNx막)(5)을 형성하고, 그 위에 폴리 Si막(4)을 형성한다.
계속해서, 이러한 적층체에 대하여 예를 들면, 산화성 분위기 중에서 700℃ 이상의 열처리를 실시한다. 이 결과, 도 9B에 도시한 바와 같이, 절연막(2)과 절연막(3)과 Si 질화막(5)이 반응하여 희토류 금속, Al 및 N을 함유하는 절연성의 실리케이트(규산염)막(유전체막)(7)이 형성된다. 이 실리케이트막(7)은 종래 제안되어 있는 다층 구조의 절연막이 아니라, 5원계 이상의 다원계 단층막이다.
이러한 제2 실시 형태에 의해서도, 제1 실시 형태와 마찬가지의 효과가 얻어진다. 또한, N의 존재에 의해 실리케이트막(7)의 결정화가 억제되어 실리케이트막 (7)은 비정질의 상태에 있다. 따라서, 누설 전류를 한층 더 억제할 수 있다.
도 10은 깊이와 SIMS(2차 이온 질량 분석) 강도와의 관계를 나타내는 그래프이다. 도 10에 나타내는 그래프는 Y2O3막과 Si 기판과의 사이에 Si 질화막이 형성된 시료에 대하여 1000℃에서 10분간의 열처리를 한 후에 얻어진 것이다.
도 10에 도시한 바와 같이, 얕은 부분, 즉 Y2O3막과 Si 질화막이 반응하여 생성된 실리케이트막 중에는, N이 거의 일정한 농도로 존재하고 있다. 도 10에 도시하는 실험에서 이용한 시료에서는, Al이 함유되어 있지 않은 희토류 금속 산화물막이 형성되어 있는데, 제2 실시 형태와 같이 Al이 함유된 희토류 금속 산화물막이 형성되어 있는 경우에도 마찬가지의 결과가 얻어지는 것으로 생각된다. 그리고, 이 결과는, Si 기판과 희토류 금속 산화물막과의 사이에, N을 적절한 농도로 함유하는 막, 예를 들면 SiN막 또는 SiON막을 적절한 두께로 형성해 두고 열처리를 행함으로써, N이 원하는 농도로 거의 균일하게 함유된 실리케이트막을 얻을 수 있다는 것을 나타내고 있다. 또한, 이러한 실리케이트막은 비정질로 되어 있고, 입계가 존재하지 않는다. 즉, 누설 전류의 경로가 존재하지 않아 누설 전류가 억제된다.
또, 제2 실시 형태에서는, 절연막(3)과 폴리 Si막(4)과의 사이에 Si 질화막(5)이 형성되어 있기 때문에, Si 질화막(5)도 실리케이트막(7)으로의 N의 공급원이 된다. 따라서, 제2 실시 형태에서는 절연막(2)의 두께, 절연막(3)의 두께, 절연막(3)의 조성 및 Si 질화막(5)의 두께에 따라 실리케이트막(7)의 조성 및 Si 기판(1) 으로부터의 Si의 취입량을 제어할 수 있다.
또한, 제1 및 제2 실시 형태에서는, 폴리 Si막(4)을 형성한 후에 열처리를 행하고 있지만, 폴리 Si막(4)을 형성하기 전에 행하여도 된다.
또, 제1 및 제2 실시 형태에서는, 절연막(3)과 폴리 Si막(4)(Si 질화막(5))을 반응시킬 때의 분위기를 산화성 분위기로 하고 있다. 이것은, Si 기판(1)으로부터 약간의 Si의 취입이 있을 수 있기 때문에, 이 때에 실리케이트막(6 및 7)이 산소 부족이 되지 않도록 하기 위함이다.
이어서, 제1 실시 형태를 이용한 MOSFET의 제조 방법 및 캐패시터의 제조 방법에 대하여 설명한다.
MOSFET를 제조함에 있어서는, 우선 도 11A에 도시한 바와 같이, Si 기판(11)의 표면에 p웰(12)을 형성하여, 소자 분리 절연막(13)을 형성한다. 이어서, 전체 면에 얇은 SiO2막(14a)을 형성하고, 그 위에 희토류 금속(예를 들면 La, Y) 및 Al를 함유하는 산화막을 절연막(14b)으로서 형성한다. 또한, 절연막(14b) 위에 폴리 Si막(15)을 형성한다. 또, SiO2막(14a)으로서 자연 산화막을 이용하여도 된다.
그 후, 예를 들면 1000℃ 정도의 열처리를 행함으로써, SiO2막(14a)과 절연막(14b)을 반응시켜, 도 11B에 도시한 바와 같이, 희토류 금속 및 Al을 함유하는 실리케이트막(14)을 형성한다. 즉, SiO2막(14a) 및 절연막(14b)을 단일한 실리케이트막(14)으로 한다. 계속해서, 폴리 Si막(15) 및 실리케이트막(14)을 게이트 전극의 평면 형상으로 패터닝한다. 이어서, N형 불순물, 예를 들면 P의 이온 주입을 행함으로써 저농도 확산층(16)을 형성한다.
이어서, 도 11C에 도시한 바와 같이, 측벽 절연막(17)을 게이트 전극(폴리 Si막(15))의 측방에 형성한다. 그 후, N형 불순물의 이온 주입을 저농도 확산층(16)의 형성시보다도 높은 도우즈량으로 행함으로써, 소스 확산층(18) 및 드레인 확산층(19)을 형성한다.
계속해서, 도 11D에 도시한 바와 같이, 소스 확산층(18), 드레인 확산층(19) 및 게이트 전극(폴리 Si막(15))의 표면에 각각 코발트 실리사이드층(20, 21, 22)을 형성한다.
그리고, 도시하지 않지만, 층간 절연막의 형성 및 배선의 형성 등을 행한다.
또한, 캐패시터를 제조함에 있어서는, 우선 도 12A에 도시한 바와 같이, Si 기판(31)의 표면에 N+층(32)을 형성하고, 전체 면에 층간 절연막(33)을 형성한다. 이어서, 층간 절연막(33)에 N+층(32)까지 도달하는 컨택트홀을 형성한다. 이어서, 층간 절연막(33) 위에 컨택트홀을 통하여 N+층(32)에 접합되는 하부 전극(34)을 형성한다. 하부 전극(34)은 예를 들면 폴리 Si막으로 이루어진다.
그 후, 도 12B에 도시한 바와 같이, 전체 면에 얇은 SiO2막(35a)을 형성하고, 그 위에 희토류 금속(예를 들면 La, Y) 및 Al을 함유하는 산화막을 절연막(35b)으로서 형성한다.
계속해서, 도 12C에 도시한 바와 같이, 실리케이트막(35) 위에 상부 전극 (36)을 형성한다. 이어서, 예를 들면 800℃ 정도의 열처리를 행함으로써, SiO2막(35a)과 절연막(35b)을 반응시켜, 희토류 금속 및 Al을 함유하는 실리케이트막(35)을 형성한다. 즉, SiO2막(35a) 및 절연막(35b)을 단일한 실리케이트막(35)으로 한다.
그리고, 도시하지 않지만, 층간 절연막의 형성 및 배선의 형성 등을 행한다.
또, 이러한 MOSFET의 제조 방법 및 캐패시터의 제조 방법에서는 제1 실시 형태 대신에 제2 실시 형태를 이용하여도 된다.
이어서, Al의 함유량에 대하여 설명한다. 종래의 다층 구조 절연막에서는, 일반적인 Si를 이용한 장치의 제조에서 필요해지는 고온의 열처리에 의해, 희토류 금속 산화막에 희토류 금속 원자의 1/2 정도의 수의 Si 원자가 취입되어 버린다. 이에 대하여, 전술한 바와 같이, 희토류 금속 산화막 중에 미리 Al를 함유시켜, 알루민산(알루미네이트)화하여 둠으로써, 열처리 중에 희토류 금속 산화막에 취입되는 Si의 양을 제어할 수 있다. 단, 희토류 금속 산화막에 함유되는 Al 원자의 수가 희토류 금속 원자보다도 많은 경우, 자연 산화막 등의 희토류 금속 산화막과 Si 기판과의 사이에 존재하는 유전율이 낮은 절연막과의 반응이 불충분해져서, 유전율이 낮은 절연막이 잔존하여 높은 유전율을 얻기 어렵게 된다. 따라서, Al 원자의 수는, 희토류 금속 원자의 수보다도 적은 것이 바람직하다. 반대로, Al 원자의 수가 희토류 금속 원자의 수의 1/2보다도 적으면, Si 기판으로부터 취입되는 Si의 양이 많아지는 경우가 있다. 따라서, Al 원자의 수는, 희토류 금속 원자의 수의 1/2 이상인 것이 바람직하다. 그리고, 이러한 조성의 희토류 금속 산화막을 이용함으로써, 저유전율층의 생성을 억제하여 단층의 다원계 복합 산화막을 얻을 수 있다.
또, 희토류 금속으로서는 Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 중 어느 것을 이용하여도 무방하다.
여기에서, 희토류 금속, 예를 들면 Y 및 Al을 함유하는 실리콘 산화막의 형성에 적합한 장치에 대하여 설명한다. 도 13은 배치(batch)식의 장치를 도시하는 모식도 이며, 도 14는 매엽식의 장치를 도시하는 모식도이다.
배치식의 장치에는, 도 13에 도시한 바와 같이, 복수매의 Si 웨이퍼(Si 기판)(51)이 수납되는 성막실(52)이 설치되어 있고, 그 주위에 히터(53)가 배치되어 있다. 성막실(52)에는 O2의 공급 배관, TMA(트리메틸알루미늄)용의 공급 배관 및 Y(DPM)3(이트륨 디피바로일메타네이트)용의 공급 배관이 연결되어 있다. Y(DPM)3의 용매로서는, 예를 들면 THF(테트라히드로푸란)를 이용한다. O2의 공급 배관에는 O2용의 질량 유량 제어기(MFC)(54) 및 N2용의 MFC(55)가 설치되어 있다. TMA 용의 공급 배관에는 기화기(56), TMA 용의 액체 MFC(57) 및 N2용의 MFC(58)가 설치되어 있다. Y(DPM)3용의 공급 배관에는 기화기(59), Y(DPM)3용의 액체 MFC(60) 및 N2용의 MFC(61)가 설치되어 있다.
매엽식의 장치에는, 도 14에 도시한 바와 같이, 1장의 Si 웨이퍼(51)가 수납되는 성막실(62)이 설치되어 있고, 성막실(62) 내에 Si 웨이퍼(51)를 가열하는 히 터(63), 및 샤워 헤드(64)가 설치되어 있다. 그리고, 배치식의 장치와 마찬가지의 3개의 배관이 샤워 헤드(64)에 연결되어 있다.
이들 장치에서 이용하는 Y(DPM)3의 농도는, 예를 들면 0.01 내지 0.05 mo1/리터 정도이며, 기화기(59)의 온도는, 예를 들면 200 내지 250℃로 하고, Y(DPM)3의 유량은 예를 들면 1mm3/분으로 한다. 또한, TMA의 공급에 있어서는, 예를 들면 용매를 이용하지 않고 액체 그대로 공급을 하고, 그 유량은 1mm3/분으로 하고, 기화기(56)의 온도는, 예를 들면 80℃로 한다. 또한, O2의 유량은, 예를 들면 100 내지 1000sccm으로 한다. 그리고, 예를 들면, 성막실(52 또는 62)의 압력을 66.7 내지 667Pa(0.5 내지 5.0 Torr)로 하고, 성막 온도를 400 내지 650℃로 하여 성막을 한다.
희토류 금속 및 Al을 함유하는 실리콘 산화막으로서, LaxAlyOx를 형성하는 경우에는, Y(DPM)3 대신에 La(DPM)3(란탄 디피바로일메타네이트)를 이용하면 된다.
또, Si, 희토류 금속, Al 및 O를 함유하는 절연막은 전술한 바와 같이 2개의 막의 반응에 의해서 형성할 수 있는 것이 아니라, 예를 들면 화학 기상 성장법(CVD법) 등으로 형성해도 된다.
이상 상술한 바와 같이, 본 발명에 따르면, 희토류 금속을 함유하는 실리케이트막에, Al을 더 함유시키기 때문에, 그 조성을 비교적 용이하게 제어할 수가 있 어, 고온내성 및 유전율이 높은 유전체막을 용이하게 형성할 수 있다. 이 때문에, 폴리 Si를 이용한 반도체 장치의 제조에 있어서도 종래와 같이 고온의 열처리를 할 수가 있어 높은 성능의 반도체 장치를 얻을 수 있다.

Claims (23)

  1. 제1 및 제2 도전층과,
    상기 제1 및 제2 도전층 사이에 끼워지고, Si, 희토류 금속, Al 및 O를 함유하는 유전체막
    을 포함하며,
    상기 유전체막 내의 Al 원자의 수는, 희토류 금속의 원자의 수보다도 적은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 유전체막은 N을 더 함유하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 도전층은 반도체 기판의 표면에 형성된 채널이며, 상기 제2 도전층은 게이트 전극인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 도전층은 캐패시터의 한쪽 전극이며,
    상기 제2 도전층은 상기 캐패시터의 다른쪽 전극인 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 제1 도전층 상에, Si을 함유하는 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에, 희토류 금속, Al 및 O를 함유하는 제2 절연막을 형성하는 공정과,
    열처리에 의해 상기 제1 절연막과 상기 제2 절연막을 반응시킴으로써, Si, 희토류 금속, Al 및 O를 함유하는 유전체막을 형성하는 공정
    을 포함하며,
    상기 제2 절연막 내의 Al 원자의 수를, 희토류 금속의 원자의 수보다도 적게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 유전체막 상에, 제2 도전층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 유전체막을 형성하는 공정 전에,
    상기 제2 절연막 상에, 제2 도전층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 제1 절연막은 Si 산화막, Si 질화막 및 Si 산화질화막으로 이루어지는 군으로부터 선택된 1종인 것을 특징으로 하는 반도체 장치의 제조 방법.
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US20010023120A1 (en) * 2000-03-10 2001-09-20 Yoshitaka Tsunashima Semiconductor device having a gate insulating film structure including an insulating film containing metal, silicon and oxygen and manufacturing method thereof

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