JP2008028055A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】低消費電力、高速動作、高信頼性を実現できるＤＲＡＭを提供する。
【解決手段】ＤＲＡＭのメモリセルトランジスタを構成するゲート電極７は、ｎ型の多結晶シリコン膜７ｎとその上に積層したＷ膜８で構成されている。多結晶シリコン膜７ｎの一部は、メモリセルトランジスタの実効的なチャネル長を長くために、シリコン基板１に形成された溝１３の内部に埋め込まれている。多結晶シリコン膜７ｎの他部は、溝１３の上方に突出し、その上面は、シリコン基板１（ｐ型ウエル３）の表面よりも上方に位置しているので、Ｗ膜８とソース、ドレイン（ｎ型半導体領域９ａ、９ｂ）との距離が確保されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、ダイナミックランダムアクセスメモリ(Dynamic Random Access Memory；以下、ＤＲＡＭと記す）を有する半導体装置に適用して有効な技術に関するものである。
半導体記憶装置の一つである、ダイナミックランダムアクセスメモリ(Dynamic Random Access Memory；以下ＤＲＡＭと記す）は、我々が日常利用する様々な電子機器に数多く搭載されている。また、近年の機器の低消費電力化、高性能化のニーズに伴い、搭載されるＤＲＡＭも低電力化、高速化、大容量化といった高性能化が強く求められている。
高性能なＤＲＡＭを実現するための最も有効な手段の一つは、メモリセルの微細化である。メモリセルを微細化することにより、メモリセルに接続されるワード線およびデータ線の長さが短くなる。そのため、ワード線およびデータ線の寄生容量が低減され、低電圧動作が可能となるので、低消費電力化が実現できる。また、メモリセルサイズが小さくなるので、大容量化が可能となり、機器の高性能化が実現できる。このように、メモリセルの微細化は、ＤＲＡＭの高性能化に大きく寄与する。
しかしながら、６５ｎｍノード、４５ｎｍノードとメモリセルの微細化が進むにつれて、前述したような高性能化の効果だけではなく、様々な副作用が現れる。主な副作用としては、微細化によって生じる素子特性のバラツキの増加である。ここで素子特性のバラツキとは、例えばメモリセルトランジスタのしきい値電圧や、メモリセルトランジスタから流れるリーク電流の大きさの分散値（平均値からのずれ）である。このような素子特性のバラツキは、ＤＲＡＭの性能劣化の原因となるため、できるだけ小さく抑えることが望ましい。特に、メモリセルトランジスタのしきい値電圧は、ＤＲＡＭのデータ保持時間に強く影響し、待機時の消費電力性能を左右するため、そのバラツキを低減することが強く望まれている。
メモリセルトランジスタのしきい値電圧バラツキを低減するためには、チャネル長やチャネル幅の製造誤差を低減すればよい。しかし、微細化が進むにつれて製造誤差は大きくなる傾向にあるので、製造誤差を従来以上に低減し、しきい値電圧バラツキを低減することは困難である。つまり、短チャネル効果によるセルトランジスタのしきい値電圧のバラツキは、年々増加することになる。
しきい値電圧のバラツキが正規分布をとると仮定すると、バラツキ（標準偏差σ）が増加し、メモリ容量（母数）が大きくなれば、ワースト条件のメモリセルのしきい値電圧は、必然的に低く（または高く）なる。このため、短チャネル効果によって低下したしきい値電圧を想定し、そのワーストメモリセルのしきい値電圧を補償するように、チャネル不純物濃度を高く設定する等のデバイス設計が必須となる。もしくは、必要以上に高くなってしまったしきい値電圧条件でも、メモリセルの蓄積ノードに充分な信号レベルが書き込めるように、ワード線の選択レベル電圧（ＶＰＰ）を高く設定するなどの手段も必要となる。
しかし、前者の方法では、チャネル不純物濃度を高く設定してシリコン基板に注入するため、メモリセルの基板と拡散層における治金学的接合部、いわゆるＰＮ接合部の電界が高くなり、メモリセルの接合リーク電流が増加してしまうという副作用がある。リーク電流が増加すれば、データ保持時間が短くなり、ＤＲＡＭの待機電流が増加してしまう。一方、後者のように、ＶＰＰレベルを高く設定すると、外部電源（ＶＤＤ）からより高い選択レベル電圧（ＶＰＰ）を生成しなければならず、ＶＰＰ電源回路の消費電流が増加してしまう、すなわち、ＤＲＡＭの動作電流を増加させるという副作用がある。このように、短チャネル効果によるしきい値電圧の低下を抑制する設計手段と、待機時の消費電流低減および動作時の消費電流の低減は、トレードオフの関係にある。
上記のようなトレードオフを解決する手段として、特許文献１や特許文献２のような技術が挙げられる。特許文献１には、短チャネル効果によるしきい値電圧低下を抑制するために、メモリセルトランジスタの構造を、従来の平面型からいわゆる埋め込み型にする技術が開示されている。埋め込み型メモリセル構造にすることで、平面型メモリセルのゲート電極と同じゲート長でありながら、実効的なチャネル長を長くすることができ、チャネル長が長くなる結果、製造誤差によって生じるしきい値電圧バラツキを低減できる。すなわち、短チャネル効果を抑制しつつ、メモリセルを微細化できる。このため、しきい値電圧の低下を補償するために、必要以上に不純物濃度を高く設定する必要がなく、リーク電流の増加を抑えられる。同様に、ＶＰＰレベルを必要以上に高く設定する必要がないため、動作時の消費電流増加も抑えられる。
米国特許第６９３９７６５号 特開２００１−２１０８０１号公報 Kye Hyun Kyung et al. 「A 800Mb/s/pin 2Gb DDR2 SDRAM using an 80nm Triple Metal Technology」、IEEE International Solid-State Circuits Conference 2005、pp468-469.
ところで、前記のようなＤＲＡＭの製造技術について本発明者らが検討した結果、以下のようなことが明らかとなった。
メモリセル構造を従来の平面型から埋め込み型に変えた場合、チャネル領域が形成される溝内において、ワード線の寄生容量が増加してしまう。これは、埋め込み型メモリセル構造の場合、図２４に示すように、ビット線コンタクト５０や蓄積ノードコンタクト５１との間に生じるワード線寄生容量（ＣＷ）に加えて、シリコン基板５２の溝５３内に埋め込まれたゲート電極５４の一部とシリコン基板５２との間にできる寄生容量（ＣＯＶ）が新たに付加されるからである。この結果、ワード線の時定数（ＲＣ）が増加し、アクティブコマンドからリードコマンドまでのアクセス時間（ｔＲＣＤ）に遅延が生じることになる。
本発明者らの検討によれば、メモリセル構造を平面型から埋め込み型に変更すると、アクセス時間が数ｎｓ劣化する。このため、一般的なメモリアレイ構成よりもワード線長を短くするなどの設計変更が必要となる。前記非特許文献１では、ワード線長を２５６Ｃｅｌｌ／ＷＬとしてアクセス時間の高速化を図る例が開示されている。しかしながら、ワード線長を短くすれば、アクセス時間（ｔＲＣＤ）を高速化できるが、メモリアレイの分割数が多くなるために、サブワード回路（ＳＷＤ）の数が増え、チップサイズが増加してしまうという問題がある。
一方、特許文献２には、ゲート電極とゲート電極を覆うキャップ絶縁膜とをシリコン基板の表面よりも下部の溝内に埋め込んだメモリセル構造が開示されている。この構造によれば、ワード線と蓄積ノードコンタクトとの間に形成される寄生容量や、ワード線とビット線コンタクトとの間に形成される寄生容量を低減できるため、アクセス時間（ｔＲＣＤ）の劣化を抑えられる可能性がある。
しかしながら、この構造の問題点は、ゲート電極材料の一部であるＷ（タングステン）などの積層金属部分とソース、ドレインに相当する拡散層領域との間に数ｎｍのゲート酸化膜しか存在しないことにある。このため、メモリセルの製造過程において、ゲート電極と拡散層とが接触して不良が発生する場合がある。また、ゲート電極の積層金属部が酸化シリコン膜と接触することによって、異常酸化を引き起こしてしまう場合もある。
本発明の目的は、ＤＲＡＭのメモリセルを構成するトランジスタのしきい値電圧バラツキを低減し、待機時消費電力を低減することのできる技術を提供することにある。
本発明の他の目的は、ＤＲＡＭのワード線の寄生容量を低減し、アクセス時間の遅延を抑えることのできる技術を提供することにある。
本発明の他の目的は、ＤＲＡＭのメモリセル形成時に発生が懸念されるゲート電極と拡散層と接触不良を抑制し、メモリセルの信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願の一発明は、半導体基板の主面に形成された第１電界効果型トランジスタと、前記第１電界効果型トランジスタのソースまたはドレインに接続された容量素子とからなるメモリセルを具備する半導体装置であって、前記第１電界効果型トランジスタの第１ゲート電極は、その一部が前記半導体基板に形成された溝の内部に埋め込まれていると共に、その上面が前記半導体基板の表面よりも上方に突出しているものである。
本願の一発明は、半導体基板の主面に形成された第１電界効果型トランジスタと、前記第１電界効果型トランジスタのソースまたはドレインに接続された容量素子とからなるメモリセルを具備する半導体装置の製造方法であって、前記第１電界効果型トランジスタの第１ゲート電極を形成する工程は、以下の工程（ａ）〜（ｅ）を含んでいる。
（ａ）前記半導体基板の主面上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜および前記半導体基板をエッチングして溝を形成する工程、
（ｃ）前記溝の内部に露出した前記半導体基板の表面に、前記第１電界効果型トランジスタの第１ゲート絶縁膜を形成する工程、
（ｄ）前記工程（ｃ）の後、前記溝の内部を含む前記第１絶縁膜上に前記第１ゲート電極用の第１導電膜を形成する工程、
（ｅ）前記第１導電膜を化学的機械研磨法で研磨して前記第１絶縁膜の表面を露出させることにより、その一部が前記溝の内部に埋め込まれ、その上面が前記半導体基板の表面よりも上方に突出する第１導電膜を形成する工程。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
メモリセルトランジスタのゲート電極の一部をシリコン基板内に埋め込み、実効的なチャネル長を長くすることにより、短チャネル効果を抑え、しきい値電圧バラツキを低減することができるので、リーク電流を低減し、リフレッシュ周期を伸ばすことが可能となり、待機時消費電力を低減することができる。
メモリセルトランジスタのゲート電極のシリコン基板表面からの高さを低くしてワード線の寄生容量を低減することにより、ワード線の時定数を低減できるので、高速動作が可能となる。
メモリセルトランジスタのゲート電極の一部である金属膜をシリコン基板表面より上部に形成することで、メモリセル形成の際に発生が懸念されるゲート電極とソース、ドレインとの短絡不良を低減できる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
また、実施の形態に示される各ブロックを構成するトランジスタは、特に制限されないが、周知のＣＭＯＳトランジスタ（相補型ＭＯＳトランジスタ）製造技術などの集積回路技術を使って単結晶シリコン基板上に形成される。すなわち、ウエルと素子分離領域とゲート絶縁膜とを形成した後、ゲート電極と、ソース、ドレイン領域を構成する半導体領域とを形成する工程とを含む工程により形成される。
また、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)の回路記号は、ゲートに丸印をつけたものがｐチャネル型ＭＯＳＦＥＴを表し、ゲートに丸印をつけないものがｎチャネル型ＭＯＳＦＥＴを表す。以下、ＭＯＳＦＥＴを簡略化してＭＯＳトランジスタと呼ぶ。また、ｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタをそれぞれ簡略化してｎＭＯＳトランジスタ（ｎＭＯＳ）、ｐＭＯＳトランジスタ（ｐＭＯＳ）と呼ぶ。さらに、メモリセルを構成するＭＯＳトランジスタをメモリセルトランジスタと呼んだり、周辺回路を構成するＭＯＳトランジスタを周辺ＭＯＳトランジスタと呼んだりすることもある。
また、本発明において、ＭＯＳトランジスタとは、ゲート絶縁膜を酸化シリコン膜で構成したトランジスタだけでなく、ゲート絶縁膜を酸化シリコン以外の絶縁材料で構成したＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)などの一般的なトランジスタを含むものとする。
図１は、本発明の一実施の形態であるＤＲＡＭの構成を示す要部断面図である。図１の左側部分はメモリアレイ部に形成されたメモリセルを示し、右側部分はセンスアンプ、メインアンプ、ロウデコーダ、カラムデコーダなどの周辺回路部を構成するＭＯＳトランジスタ（ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ）を示している。
ｐ型のシリコン基板１には、ｎ型不純物が注入されたｎ型埋め込みウエル２が形成されている。メモリアレイ部のｎ型埋め込みウエル２上には、ｐ型不純物が注入されたｐ型ウエル３が形成され、周辺回路部のｎ型埋め込みウエル２上には、ｐ型ウエル３およびｎ型ウエル４が形成されている。ｐ型ウエル３およびｎ型ウエル４のそれぞれには、素子分離溝５が形成されている。
ＤＲＡＭのメモリセルは、ｎＭＯＳトランジスタと、このｎＭＯＳトランジスタに直列に接続された容量素子とで構成されている。ｎＭＯＳトランジスタは、ゲート絶縁膜６と、ワード線を兼ねたゲート電極７と、ｎ型半導体領域９ａ、９ｂ（ソース、ドレイン）とで構成されている。ゲート電極７は、ｎ型不純物がドープされた多結晶シリコン膜７ｎとその上部に積層されたＷ膜８とで構成されており、Ｗ膜８の上部には酸化シリコン膜などで構成されたキャップ絶縁膜１０が形成されている。なお、符号１１は窒化シリコン膜などで構成されたサイドウォールスペーサ、１２は犠牲酸化膜、１３は溝である。
メモリセルトランジスタの上部には、酸化シリコン膜などからなる層間絶縁膜１５が形成されている。ｎ型半導体領域９ａの上部の層間絶縁膜１５にはビット線コンタクト１６が形成され、ｎ型半導体領域９ｂの上部の層間絶縁膜１５には、蓄積ノードコンタクト１７が形成されている。ビット線コンタクト１６および蓄積ノードコンタクト１７は、層間絶縁膜１５に形成されたコンタクトホールと、その内部に埋め込まれたｎ型の多結晶シリコン膜とで構成されている。
図示は省略するが、ビット線コンタクト１６の上部にはビット線が形成され、蓄積ノードコンタクト１７の上部には容量素子が形成されている。ビット線は、ビット線コンタクト１６を介してｎ型半導体領域９ａに電気的に接続され、容量素子は、蓄積ノードコンタクト１７を介してｎ型半導体領域９ｂに電気的に接続されている。
ＤＲＡＭの周辺回路部は、ｐ型ウエル３に形成されたｎＭＯＳトランジスタと、ｎ型ウエル４に形成されたｐＭＯＳＦＥＴとで構成されている。ｎＭＯＳトランジスタは、ゲート絶縁膜２０と、ゲート電極２１と、ｎ型半導体領域２２（ソース、ドレイン）とで構成されている。ゲート電極２１は、ｎ型の多結晶シリコン膜２１ｎとその上部に積層されたＷ膜８とで構成されており、Ｗ膜８の上部にはキャップ絶縁膜１０が形成されている。また、ｐＭＯＳトランジスタは、ゲート絶縁膜２０と、ゲート電極２１と、ｐ型半導体領域２３（ソース、ドレイン）とで構成されている。ゲート電極２１は、ｐ型の多結晶シリコン膜２１ｐとその上部に積層されたＷ膜８とで構成されており、Ｗ膜８の上部にはキャップ絶縁膜１０が形成されている。
周辺ＭＯＳトランジスタの上部には、層間絶縁膜１５が形成されている。ｎ型半導体領域２２およびｐ型半導体領域２３のそれぞれの上部の層間絶縁膜１５には、配線コンタクト２４が形成されている。配線コンタクト２４は、層間絶縁膜１５に形成されたコンタクトホールと、その内部に埋め込まれたＷ膜などの金属膜とで構成されている。図示は省略するが、層間絶縁膜１５の上部には金属配線が形成されている。金属配線は、配線コンタクト２４を介してｎ型半導体領域２２およびｐ型半導体領域２３に電気的に接続されている。
ＤＲＡＭの周辺回路部には、上記したｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの他にも、入出力回路などを構成する高耐圧ｎＭＯＳトランジスタおよび高耐圧ｐＭＯＳトランジスタが形成されている（図示せず）。これらの高耐圧ＭＯＳトランジスタは、図１に示す周辺ＭＯＳトランジスタのゲート絶縁膜２０よりも厚いゲート絶縁膜を有している。以下の説明において、周辺ＭＯＳトランジスタ（ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ）という時は、特に断りのない限り、図１に示すような薄いゲート絶縁膜２０を有するＭＯＳトランジスタを指す。
図１に示すように、メモリセルトランジスタのゲート電極７は、ｎ型の多結晶シリコン膜７ｎとＷ膜８とで構成されており、多結晶シリコン膜７ｎの一部は、シリコン基板１（ｐ型ウエル３）に形成された溝１３の内部に埋め込まれている。また、多結晶シリコン膜７ｎの他部は、溝１３の上方に突出し、その上面は、シリコン基板１（ｐ型ウエル３）の表面よりも上方に位置している。
メモリセルトランジスタのゲート電極７を上記のような構成にすることにより、メモリセルの面積を増加させることなく、実効的なチャネル長を伸ばすことができる。すなわち、製造誤差を低減できるので、短チャネル効果によるＭＯＳトランジスタのしきい値電圧低下を抑制できる。
また、短チャネル効果が抑制されることにより、ｐ型ウエル３に注入するチャネル不純物の濃度を必要以上に高くしなくとも済む。すなわち、しきい値電圧を平面型メモリセルと同程度に設計する場合には、チャネル不純物の濃度をより低く設定することができる。その結果、ｐ型ウエル３とｎ型半導体領域９ｂとの治金学的接合部、いわゆるｐｎ接合部の電界を低くすることができるので、接合リーク電流を低減できる。これにより、データ保持時間が長くなり、ＤＲＡＭの待機電流が低減される。
図１のメモリアレイ部に示した符号ＨＣは、シリコン基板１（ｐ型ウエル３）の表面からゲート電極７の上面までの高さである。また、周辺回路部に示した符号ＨＰは、シリコン基板１（ｐ型ウエル３、ｎ型ウエル４）の表面からゲート電極２１の上面までの高さである。図に示すように、本実施の形態のＤＲＡＭは、シリコン基板１の表面からゲート電極７の上面までの高さ（ＨＣ）が、シリコン基板１の表面からゲート電極２１の上面までの高さ（ＨＰ）よりも低い（ＨＣ＜ＨＰ）。これにより、シリコン基板１の表面からゲート電極７の上面までの高さ（ＨＣ）をシリコン基板１の表面からゲート電極２１の上面までの高さ（ＨＰ）と同じにした場合に比べて、ビット線コンタクト１６とワード線（ゲート電極７）との間に生じる寄生容量（ＣＷＢ）および蓄積ノードコンタクト１７とワード線（ゲート電極７）との間に生じる寄生容量（ＣＷＳ）を小さくすることができる。
本実施の形態のＤＲＡＭにおけるワード線寄生容量の検討結果を図２に示す。図２（ａ）は、メモリセルＭＣ１に接続されたワード線ＷＬ０（ゲート電極７）の寄生容量を示す回路図である。図中の符号ＢＬはビット線、ＷＬ１は隣接メモリセルＭＣ２に接続されたワード線（ゲート電極７）、ＣＳは容量素子、ＶＢＢは基板電位、ＶＰＬＴはプレート電位を示している。また、ＣＷＬＷＬはワード線ＷＬ０−ワード線ＷＬ１間寄生容量、ＣＷＳはワード線ＷＬ０−蓄積ノードコンタクト１７間寄生容量、ＣＷＢはワード線ＷＬ０−ビット線コンタクト１６間寄生容量、ＣＷＬＳＵＢはワード線ＷＬ０−シリコン基板１間寄生容量、ＣＯＶ１は溝１３の内部に埋め込まれたワード線ＷＬ０（ゲート電極７）−ｎ型半導体領域９ａ側のシリコン基板１間寄生容量、ＣＯＶ２は溝１３の内部に埋め込まれたワード線ＷＬ０（ゲート電極７）−ｎ型半導体領域９ｂ側のシリコン基板１間寄生容量をそれぞれ示している。図２（ｂ）は、従来の平面型メモリセル１ｂｉｔ当たりのワード線寄生容量を１と規定した場合における、本実施の形態と従来の埋め込み型メモリセルのそれぞれのワード線寄生容量（ＣＷＬＷＬ、ＣＷＳ、ＣＷＢ、ＣＷＬＳＵＢ、ＣＯＶ１、ＣＯＶ２）を示している。
本実施の形態では、シリコン基板１の表面からワード線（ゲート電極７）の上面までの高さ（ＨＣ）を、シリコン基板１の表面から周辺回路部のゲート電極２１の上面までの高さ（ＨＰ）よりも低くしたことにより、ワード線（ゲート電極７）とビット線コンタクト１６との対向面積およびワード線（ゲート電極７）と蓄積ノードコンタクト１７との対向面積が従来の埋め込み型メモリセルよりも半減される。その結果、図２（ｂ）に示すように、寄生容量（ＣＷＳ、ＣＷＢ）がそれぞれ半減されるので、ワード線の全寄生容量は、従来の平面型メモリセルの０．９１倍になる。これにより、ワード線の時定数（ＲＣ）の増加が抑制されるので、アクティブコマンドからリードコマンドまでのアクセス時間（ｔＲＣＤ）の遅延を抑制することが可能となる。
一方、従来の埋め込み型メモリセルは、製造コスト低減の観点から、メモリセルトランジスタのゲート電極と周辺ＭＯＳトランジスタのゲート電極とを同一工程で製造するのが一般的である。しかし、このような製造方法では、本実施の形態のメモリセルのゲート電極７の高さ（ＨＣ）に相当するゲート電極の高さは、周辺回路部に形成されるゲート電極２１の高さ（ＨＰ）と同じになるので、ワード線の寄生容量が本実施の形態よりも大きくなり、従来の平面型メモリセルの１．４倍になる。すなわち、従来の埋め込み型メモリセルを適用してメモリアレイを設計した場合は、アクセス時間（ｔＲＣＤ）に遅延が生じる。これを防ぐためには、ワード線長を短くしなければならないので、メモリアレイの分割数が多くなり、サブワード回路の数が増える結果、チップサイズが増加してしまう。
また、本実施の形態では、メモリセルトランジスタのゲート電極７の一部を構成する多結晶シリコン膜７ｎを溝１３の内部に完全に埋め込むのではなく、その上面の高さをシリコン基板１（ｐ型ウエル３）の表面よりも高くする。これにより、多結晶シリコン膜７ｎの上部のＷ膜８とソース、ドレイン（ｎ型半導体領域９ａ、９ｂ）との間に多結晶シリコン膜７ｎおよびゲート絶縁膜６が介在することになるので、メモリセルの製造過程でＷ膜８とソース、ドレイン（ｎ型半導体領域９ａ、９ｂ）とが短絡する不良を抑制することができる。Ｗ膜８とソース、ドレイン（ｎ型半導体領域９ａ、９ｂ）との短絡不良を確実に回避するためには、シリコン基板１の表面から多結晶シリコン膜７ｎの上面までの高さを少なくとも１０ｎｍ程度確保することが望ましい。
また、本実施の形態では、周辺ＭＯＳトランジスタのゲート電極２１の一部を構成する多結晶シリコン膜（２１ｎ、２１ｐ）の膜厚を、例えば３０ｎｍ〜８０ｎｍ程度としている。すなわち、シリコン基板１の表面から多結晶シリコン膜（２１ｎ、２１ｐ）の上面までの高さを、シリコン基板１の表面から多結晶シリコン膜７ｎの上面までの高さよりも大きくしている。これにより、ｐ型の多結晶シリコン膜２１ｐに注入されたＢ（ホウ素）の一部がシリコン基板１に突き抜けることによって、ｐＭＯＳトランジスタのしきい値電圧が変動する不具合を抑制することができる。
また、本実施の形態では、メモリセルトランジスタのゲート電極７を覆うキャップ絶縁膜１０の上面と、周辺ＭＯＳトランジスタのゲート電極２１を覆うキャップ絶縁膜１０の上面とを同じ高さにしている。これにより、シリコン基板１の表面から層間絶縁膜１５の上面までの高さがメモリアレイ部と周辺回路部とでほぼ同じになるので、層間絶縁膜１５の表面段差が小さくなる。従って、層間絶縁膜１５上に形成される金属配線の加工が容易になる。
なお、本実施の形態では、ゲート電極７（ワード線）およびゲート電極２１の電気抵抗値を下げるために、ゲート電極７、２１を多結晶シリコン膜とＷ膜の積層構造としているが、多結晶シリコン膜とＷ膜との反応を防ぐために、両者の間にＷＮ膜などからなるバリア層を形成してもよい。また、積層膜に代えて多結晶シリコン膜または金属膜などの単層導電膜でゲート電極７、２１を構成することもできる。
次に、図３〜図１７を用いて本実施の形態のＤＲＡＭの製造方法を説明する。まず、図３に示すように、周知の製造技術を用いてシリコン基板１にｎ型埋め込みウエル２、ｐ型ウエル３およびｎ型ウエル４を形成した後、ｐ型ウエル３およびｎ型ウエル４に素子分離溝５を形成する。次に、シリコン基板１上にＣＶＤ法で犠牲酸化膜１２を堆積し、続いて犠牲酸化膜１２上にＣＶＤ法で窒化シリコン膜１４を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで窒化シリコン膜１４の一部を除去する。
次に、メモリセルトランジスタおよび周辺ＭＯＳトランジスタのしきい値電圧を調整するために、シリコン基板１にｐ型不純物（ホウ素）をイオン注入する。このとき、シリコン基板１の表面は犠牲酸化膜１２で覆われているので、ホウ素のイオン注入によるシリコン基板１のダメージや、ホウ素のチャネリングによるチャネル不純物濃度の変動を抑制することができる。
次に、図４に示すように、窒化シリコン膜１４をマスクに用いてメモリアレイ部の犠牲酸化膜１２およびｐ型ウエル３をドライエッチングすることにより、メモリセルトランジスタのチャネル領域となる溝１３を形成する。なお、前述したしきい値電圧調整用の不純物は、この溝１３を形成した後にイオン注入してもよい。この場合は、シリコン基板１の表面に対して垂直方向および斜め方向から不純物をイオン注入することにより、溝１３の内部のチャネル形成領域全体に不純物を導入することができる。
次に、図５に示すように、シリコン基板１を熱酸化することにより、溝１３の内壁にメモリセルトランジスタのゲート絶縁膜６を形成する。ゲート絶縁膜６の膜厚は、４ｎｍ〜１０ｎｍ程度が好適である。ゲート絶縁膜６の膜厚が４ｎｍよりも薄くなると、ゲートリーク電流が発生し、メモリセルのデータ保持特性が劣化し易くなる。また、ゲート絶縁膜６の膜厚が１０ｎｍよりも厚くなると、メモリセルトランジスタのしきい値電圧が高くなるので、メモリセルへの書込みが不充分になる恐れがある。
次に、図６に示すように、ＣＶＤ法を用いてシリコン基板１上にｎ型不純物がドープされた多結晶シリコン膜７ｎを堆積した後、活性化のための熱処理を行う。溝１３の内部に埋め込まれた多結晶シリコン膜７ｎは、メモリセルトランジスタのゲート電極７の一部となる。なお、多結晶シリコン膜７ｎに代えてアモルファスシリコン膜を堆積してもよい。また、ｎ型不純物に代えてｐ型不純物（ホウ素）をドープしてもよい。ゲート電極７の一部をｐ型の多結晶シリコン膜で構成した場合は、メモリセルトランジスタが、いわゆるｐ＋ゲート型トランジスタとなるので、チャネル領域に注入する不純物濃度を低くしても、所望のしきい値電圧を確保できる。これにより、ｐｎ接合部の電解が緩和され、リーク電流が低減されるので、ＤＲＡＭの待機時の消費電力を低く抑えることができる。
次に、図７に示すように、化学的機械研磨(Chemical Mechanical Polishing：ＣＭＰ）法を用いて多結晶シリコン膜７ｎを研磨する。このとき、窒化シリコン膜１４の表面が露出した段階で研磨を停止することにより、表面が平坦化された多結晶シリコン膜７ｎを溝１３の内部に残す。このように、窒化シリコン膜１４をストッパ膜に用いて多結晶シリコン膜７ｎを化学的機械研磨することにより、シリコン基板１（ｐ型ウエル３）の表面から多結晶シリコン膜７ｎの上面までの高さを高い精度で制御することができる。
次に、図８に示すように、ＣＶＤ法を用いてシリコン基板１上に窒化シリコン膜１８を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで周辺回路部の窒化シリコン膜１８および窒化シリコン膜１４を除去する。メモリアレイ部に残った窒化シリコン膜１８は、以下の工程で行われるエッチングや熱処理の際に多結晶シリコン膜７ｎの表面を保護するハードマスクとなる。
次に、図９に示すように、周辺回路部の犠牲酸化膜１２をウェットエッチングで除去した後、シリコン基板１を熱酸化することにより、周辺回路部のｐ型ウエル３およびｎ型ウエル４のそれぞれの表面にゲート絶縁膜２０を形成する。なお、周辺回路部の一部（入出力回路など）では、上記ゲート絶縁膜２０よりも厚いゲート絶縁膜を有する高耐圧ＭＯＳトランジスタを形成する。高耐圧ＭＯＳトランジスタの厚いゲート絶縁膜を形成するには、上記ゲート絶縁膜２０を形成した後、メモリアレイ部と、高耐圧ＭＯＳトランジスタ形成領域以外の周辺回路部とをフォトレジスト膜で覆い、高耐圧ＭＯＳトランジスタ形成領域のゲート絶縁膜２０上にＣＶＤ法で酸化シリコン膜を堆積する。高耐圧ＭＯＳトランジスタは、周知の製造方法に従って製造することができるので、周辺回路部については、薄いゲート絶縁膜２０を有するＭＯＳトランジスタの製造方法のみを説明する。
次に、図１０に示すように、ＣＶＤ法を用いてシリコン基板１上に多結晶シリコン膜２１ａを堆積する。この多結晶シリコン膜２１ａは、不純物をドープしない、いわゆるノンドープ多結晶シリコン膜である。また、ノンドープ多結晶シリコン膜に代えてノンドープアモルファスシリコン膜を堆積してもよい。多結晶シリコン膜２１ａの膜厚は３０ｎｍ〜８０ｎｍ程度とし、周辺回路部に堆積された多結晶シリコン膜２１ａの上面を、メモリアレイ部に形成された多結晶シリコン膜７ｎの上面よりも高くする。
次に、図１１に示すように、フォトレジスト膜をマスクにしたドライエッチングでメモリアレイ部の多結晶シリコン膜２１ａを除去する。続いて、周辺回路部の一部（ｎＭＯＳトランジスタのゲート電極形成領域）の多結晶シリコン膜２１ａにｎ型不純物（例えばリン）をイオン注入してｎ型の多結晶シリコン膜２１ｎを形成する。また、周辺回路部の他の一部（ｐＭＯＳトランジスタのゲート電極形成領域）の多結晶シリコン膜２１ａにｐ型不純物（ホウ素）をイオン注入してｐ型の多結晶シリコン膜２１ｐを形成する。
このように、本実施の形態では、周辺回路部のｎＭＯＳトランジスタを、いわゆるｎ＋ゲート型トランジスタとし、ｐＭＯＳトランジスタをｐ＋ゲート型のトランジスタとする。これに対し、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを共にｎ＋ゲート型のトランジスタとする場合は、ｐＭＯＳトランジスタのゲート電極を構成する多結晶シリコン膜にもｎ型不純物（例えばリン）をイオン注入するので、工程を簡略化できる反面、ｐＭＯＳトランジスタのしきい値電圧が高くなる。従来は、その対策として、ｐＭＯＳトランジスタのチャネル領域に通常のチャネル不純物とは逆の極性を持つ不純物をカウンタードープして埋め込みチャネル構造としているが、埋め込みチャネル構造のＭＯＳトランジスタは、表面チャネル構造のＭＯＳトランジスタに比べて短チャンネル効果が顕在化し易い。本実施の形態では、周辺回路部のｎＭＯＳトランジスタをｎ＋ゲート型、ｐＭＯＳトランジスタをｐ＋ゲート型とする、いわゆるデュアルゲート構造を採用するので、短チャンネル効果が抑制される結果、周辺ＭＯＳトランジスタの特性が向上する。
また、本実施の形態では、メモリセルトランジスタのゲート電極７の一部となる多結晶シリコン膜７ｎと、周辺ＭＯＳトランジスタのゲート電極２１の一部となる多結晶シリコン膜２１ａとを別工程で堆積するので、それぞれの多結晶シリコン膜の膜厚を最適化することができる。すなわち、メモリセルトランジスタのゲート電極７は、ワード線の寄生容量を低減するために、シリコン基板１の表面上の多結晶シリコン膜７ｎの膜厚を１０ｎｍ程度とすることができる。一方、周辺回路部のｐＭＯＳトランジスタのゲート電極２１は、ホウ素の突き抜けによる特性劣化を抑制するために、多結晶シリコン膜２１ｐの膜厚を３０ｎｍ〜８０ｎｍ程度まで厚くすることができる。
また、本実施の形態では、メモリセルトランジスタのゲート電極７を形成した後に、周辺ＭＯＳトランジスタのゲート電極２１を形成する。そのため、ゲート電極７の表面を平坦化する際に、制御性のより化学的機械研磨法を使用することが可能となる。これにより、多結晶シリコン膜７ｎ上に堆積するＷ膜８とソース、ドレイン（ｎ型半導体領域９ａ、９ｂ）との間隔を確保できるので、両者の短絡不良を確実に回避することができる。
周辺ＭＯＳトランジスタの他の製造方法として、メモリセルトランジスタのゲート電極７の一部となる多結晶シリコン膜７ｎを使って、ｎＭＯＳトランジスタのゲート電極の一部を構成することもできる。この時、ｐＭＯＳトランジスタをｐ＋ゲート型とする場合は、ｐＭＯＳトランジスタのゲート電極の一部となる多結晶シリコン膜を別工程で堆積することが望ましい。その理由は、ｎ型不純物がドープされた多結晶シリコン膜７ｎを使って、ｐＭＯＳトランジスタをｐ＋ゲート型とする場合には、多結晶シリコン膜７ｎに多量のｐ型不純物をドープして極性を反転させる必要があるので、イオン注入時のダメージによってｐＭＯＳトランジスタの特性が劣化する恐れがあるからである。一方、ｐＭＯＳトランジスタをｎ＋ゲート型とする場合は、多結晶シリコン膜７ｎを使って、ｐＭＯＳトランジスタのゲート電極の一部を構成することができるので、製造工程が簡略化できる。ただし、この場合は、ｐＭＯＳトランジスタが埋め込みチャネル構造となるので、短チャンネル効果による特性の劣化が生じ易い。
また、メモリセルトランジスタのゲート電極７の一部をｐ型多結晶シリコン膜で構成する場合は、周辺回路部に形成するｐＭＯＳトランジスタのゲート電極の一部をこのｐ型多結晶シリコン膜で構成することもできる。この時、周辺回路部に形成するｎＭＯＳトランジスタをｎ＋ゲート型とする場合は、ｎ型多結晶シリコン膜を別工程で堆積することが望ましい。
次に、図１２に示すように、フォトレジスト膜をマスクにしたドライエッチングでメモリアレイ部の窒化シリコン膜１８および窒化シリコン膜１４を除去した後、図１３に示すように、シリコン基板１上にＣＶＤ法でＷ膜８を堆積し、続いてＷ膜８上にＣＶＤ法で酸化シリコン膜からなるキャップ絶縁膜１０を堆積する。ゲート電極７、２１の一部となる導電膜としては、Ｗ膜８に代えてＴｉ（チタン）膜やＮｉ（ニッケル）膜などの金属膜、あるいはＷ膜／ＷＮ膜／ＷＳｉ膜などの多層金属膜を使用することもできる。
次に、図１４に示すように、化学的機械研磨法でキャップ絶縁膜１０を平坦化することにより、キャップ絶縁膜１０の上面の高さをメモリアレイ部と周辺回路部とで同じにする。続いて、図１５に示すように、フォトレジスト膜をマスクにしてメモリアレイ部のキャップ絶縁膜１０、Ｗ膜８および多結晶シリコン膜７ｎをドライエッチングすることにより、メモリセルトランジスタのゲート電極７を形成する。また、周辺回路部のキャップ絶縁膜１０、Ｗ膜８および多結晶シリコン膜２１ａをドライエッチングすることにより、ｎＭＯＳトランジスタのゲート電極２１およびｐＭＯＳトランジスタのゲート電極２１を形成する。
次に、図１６に示すように、メモリアレイ部のｐ型ウエル３と周辺回路部のｐ型ウエル３とにｎ型不純物をイオン注入することにより、メモリセルトランジスタのｎ型半導体領域９ａ、９ｂ（ソース、ドレイン）と、周辺回路部のｎＭＯＳトランジスタのｎ型半導体領域２２（ソース、ドレイン）とを形成する。また、周辺回路部のｎ型ウエル４にｐ型不純物をイオン注入することにより、ｐＭＯＳトランジスタのｐ型半導体領域２３（ソース、ドレイン）を形成する。なお、ｎ型半導体領域９ａ、９ｂの不純物濃度とｎ型半導体領域２２の不純物濃度をそれぞれ最適化するために、メモリアレイ部のｐ型ウエル３と周辺回路部のｐ型ウエル３とに別工程でｎ型不純物をイオン注入してもよい。
次に、図１７に示すように、シリコン基板１上にＣＶＤ法で窒化シリコン膜を堆積した後、この窒化シリコン膜をエッチングすることにより、ゲート電極７、２１のそれぞれの側壁にサイドウォールスペーサ１１を形成する。続いて、シリコン基板１上にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜１５を堆積した後、化学的機械研磨法で層間絶縁膜１５を平坦化することにより、層間絶縁膜１５の上面の高さをメモリアレイ部と周辺回路部とで同じにする。
その後、メモリアレイ部の層間絶縁膜１５にビット線コンタクト１６と蓄積ノードコンタクト１７を形成し、周辺回路部の層間絶縁膜１５に配線コンタクト２４を形成することにより、前記図１に示す本実施の形態のＤＲＡＭが得られる。なお、実際のＤＲＡＭの製造方法では、層間絶縁膜１５の上部にビット線を含む金属配線や容量素子を形成するが、これらの金属配線や容量素子は、周知の製造方法に従って製造することができるので、その説明は省略する。
図１８は、上記の製造方法により製造されたメモリセルを用いてＤＲＡＭチップを設計した時のブロック図を示している。図に示した符号は、アドレスバッファ（ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ）、カラムアドレスバッファ（ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ）、カラムアドレスカウンタ（ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ）、ロウアドレスバッファ（ＲＯＷ ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ）、リフレッシュカウンタ（ＲＥＦＲＥＳＨ ＣＯＵＮＴＥＲ）、バンクセレクト（ＢＡＮＫ ＳＥＬＥＣＴ）、モードレジスタ（ＭＯＤＥ ＲＥＳＩＳＴＥＲ）、ロウデコーダ（ＲＯＷ ＤＥＣ）、カラムデコーダ（ＣＯＬＵＭＮ ＤＥＣ）、メインセンスアンプ（ＳＥＮＣＥ ＡＭＰ）、メモリアレイ（ＭＥＭＯＲＹ ＡＲＲＡＹ）、データ入力バッファ（Ｄｉｎ ＢＵＦＦＥＲ）、データ出力バッファ（Ｄｏｕｔ ＢＵＦＦＥＲ）、データバッファ（ＤＱＳ ＢＵＦＦＥＲ）、ディレイロックドループ（ＤＬＬ）、コントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）、クロック（ＣＬＫ、／ＣＬＫ）、クロックイネーブル信号（ＣＫＥ）、チップセレクト信号（／ＣＳ）、ロウアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、ライトイネーブル信号（／ＷＥ）、データライト信号（ＤＷ）、データストローブ信号（ＤＱＳ）、データ（ＤＱ）である。なお、これらの回路や信号の制御方法は、公知のＳＤＲＡＭ／ＤＤＲ ＳＤＲＡＭなどと同様であるため、ここでは説明を省略する。本実施の形態の製造方法に従ってメモリセルを形成することにより、低消費電力、高速動作、高信頼性といった特徴を持つＤＲＡＭを実現できる。なお、ＤＲＡＭチップのブロックの構成は、図１８に示す例に限定されるものではない。例えばメモリアレイ（ＭＥＭＯＲＹＬ ＡＲＲＡＹ）の数を増やすなど、本発明の主旨を逸脱しない範囲で様々な変更が可能である。
図１９は、図１８に示したバンクＢＡＮＫ０の構成例である。図に示した符号は、センスアンプ回路（ＳＡ０）を複数用いたセンスアンプアレイ（ＳＡＡ−Ｒ、ＳＡＡ−Ｌ）、サブアレイ（ＳＡＲＹ０）、サブワードドライバ（ＳＷＤＡ−Ｕ、ＳＷＤＡ−Ｄ）である。また、図１９の例では、コモンソース制御線（ΦＣＳＮ、ΦＣＳＰ）により制御されるコモンソース線（ＣＳＮ、ＣＳＰ）を駆動する回路（ＶＳＳ＿ＤＲＶ、ＶＤＬ＿ＤＲＶ）がサブアレイ（ＳＡＲＹ０）毎に一組ずつ設けられている。サブワードドライバ（ＳＷＤＡ−Ｕ、ＳＷＤＡ−Ｄ）は、サブアレイ毎に設けられ、サブアレイ（ＳＡＲＹ０）内のサブワード線（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５）をアドレスの選択により駆動している。なお、その他の記号は、シェアードスイッチ（ＳＨＲＲ、ＳＨＲＬ）、Ｙスイッチ（ＹＳ）、ローカルビット線（ＬＩＯＴ、ＬＩＯＢ）、ビット線（ＢＬＴ０、ＢＬＴ１、ＢＬＢ０、ＢＬＢ１）、プリチャージレベル（ＶＢＬＲ）、プリチャージ制御信号（ＢＬＥＱ）、接地電圧（ＶＳＳ−Ｕ、ＶＳＳ−Ｄ）である。また、図中のメモリセルトランジスタ（ＴＮ）、シェアードスイッチ（ＳＨＲ）、プリチャージ制御信号（ＢＬＥＱ）に接続されるプリチャージ回路は、ゲート絶縁膜が厚い、いわゆる厚膜ＭＯＳトランジスタを適用している。
図１９に示したアレー構成は折り返し型であり、センスアンプ構成は、いわゆる集中センス方式であるが、アレー構成とセンスアンプ方式の組合せは特に限定されない。例えばアレー構成は、いわゆる擬似折り返し型や開放型でもよい。センスアンプの構成は、いわゆるオーバドライブ方式や分散オーバドライブ方式でもよい。
また、本実施の形態のメモリセル構造は、待機時におけるワード線の非選択レベルの電圧を接地電圧（ＶＳＳ）よりも低いレベルに設定した場合、ＤＲＡＭチップの低消費電力化により効果がある。その理由は、待機時の電圧レベルを負電圧にすることで、しきい値電圧を上げることができるからである。そのため、ワード線の非選択レベルを接地電圧に設定した場合を想定して、チャネル不純物を注入する場合よりも、低い不純物濃度で所望のしきい値電圧を確保できる。すなわち、ｐｎ接合電界をより緩和できるため、リーク電流を低減でき、データ保持時間を伸ばすことができる。なお、その他の制御信号や回路の制御方法および動作波形については、一般的なＤＲＡＭの制御方法と同様のため、ここでは図面を用いた詳細な説明は省略する。
図２０は、図１９に示したサブアレイ（ＳＡＲＹ）の平面レイアウトと、このサブアレイ（ＳＡＲＹ）に接続されるセンスアンプアレイ（ＳＡＡ−Ｒ、ＳＡＡ−Ｌ）を示した図である。アクセストランジスタ（ＴＮ０）は、サブワード線（ＷＬ）および拡散層（ＡＣＴ）から構成され、セルキャパシタ（ＣＳ）は、蓄積ノード（ＳＮ）およびプレート電極（ＰＬＴ）から構成されている。図中のその他の符号は、拡散層（ＡＣＴ）をその上部の配線やコンタクトに接続するためのセルコンタクト（ＳＮＣＮＴ）、ビット線（ＢＬＴ、ＢＬＢ）と拡散層（ＡＣＴ）を接続するビット線コンタクト（ＢＬＣＮＴ）、ランディングパッド（ＬＰＡＤ）である。
ここで、ランディングパッド（ＬＰＡＤ）は、蓄積ノード（ＳＮ）と蓄積ノードコンタクト（ＳＮＣＮＴ）とを接続するコンタクトであり、セルキャパシタ（ＣＳ）の位置を最適化することができるので、セルキャパシタ（ＣＳ）の表面積を大きくすることができる。もちろん、セルキャパシタ（ＣＳ）の容量が充分に確保できるのであれば、ランディングパッド（ＬＰＡＤ）を利用しなくてもよい。その場合は、製造工程を削減できるので製造コストを低減できる。図２０に示すサブアレイ（ＳＡＲＹ）は、メモリセル（ＭＣ）のレイアウトが、いわゆる折り返し型データ線構造になっている。このレイアウトは、拡散層（ＡＣＴ）が単純な矩形であることから、微細化が容易であるという利点がある。
メモリセル（ＭＣ）のレイアウトは、図２０に示したレイアウト以外にも、例えば図２１〜図２３に示すような種々のレイアウトを採用することができる。図２１は、擬似折り返し型データ線構造である。図２０に示したレイアウトとの違いは、拡散層（ＡＣＴ）がサブワード線（ＷＬ）に対して斜めにレイアウトされていることである。このため、実効的にチャネル幅が大きく取れることから、アクセストランジスタ（ＴＮ）のオン電流を大きくとれるという利点がある。従って、本実施の形態のメモリセル構造と組み合わせることにより、より高速動作が可能なＤＲＡＭを実現できる。
図２２および図２３は、開放型データ線構造である。折り返し型データ線構造に比べると、メモリセルの面積を低減できるという利点がある。図２２に示すレイアウトは、データ線のピッチが広いため、データ線寄生容量も低減できる。そのため、本実施の形態のメモリセル構造と組み合わせることにより、より高集積で、低電圧動作が可能なＤＲＡＭを実現できる。図２３に示すレイアウトは、図２２のレイアウトよりもさらにメモリセルの面積を低減できる。そのため、本実施の形態のメモリセル構造と組み合わせることにより、より高集積なＤＲＡＭを実現できる。
本実施の形態に適用できるメモリセルのレイアウトは、図２０〜図２３に示したレイアウトに限定されるものではない。例えば、図２３の開放型データ線構造において、サブワード線（ＷＬ）に対して斜めにレイアウトされている拡散層（ＡＣＴ）を、図２０のように直交するようにレイアウトしてもよい。この場合は、形状が矩形であるために、微細化が容易であるという利点がある。さらに、サブワード線（ＷＬＡ）の左右に隣接するメモリセルセルの拡散層（ＡＣＴ）を共有し、サブワード線（ＷＬＡ）に常にロウレベルのＶＳＳを印加することによって素子分離を行うなどの応用も可能である。この場合は、データ線と平行な方向に素子分離領域を形成する必要がないので、製造工程を削減することができる。
以上のように、本実施の形態によれば、メモリセルの実効的なチャネル長を長くすることができる。すなわち、短チャネル効果を抑制するために、必要以上にチャネル不純物濃度を注入する必要がないため、リーク電流の増加を抑制できる。また、ゲート電極７の一部である多結晶シリコン膜７ｎの上面を平坦化し、シリコン基板１の表面から多結晶シリコン膜７ｎの上面に至るまでの高さを１０ｎｍ程度まで低くする。これにより、シリコン基板１の表面よりも上部におけるワード線の側壁部の表面積が小さくなる。すなわち、ワード線と蓄積ノードコンタクト１７との間、およびワード線とビット線コンタクト１６との間に形成されるワード線寄生容量が小さくなる。これにより、平面型メモリセルにおけるワード線の時定数と同程度の時定数を有する埋め込み型メモリセルが実現できる。言い換えれば、本実施の形態の埋め込み型メモリセルを適用すれば、アクセス時間（ｔＲＣＤ）の遅延を抑えることができる。さらに、ゲート電極７の一部であるＷ膜８とソース、ドレイン（ｎ型半導体領域９ａ、９ｂ）とは、ゲート電極の他部である多結晶シリコン膜７ｎによって、接触不良が発生しない程度の距離が確保されている。そのため、メモリセル形成時の短絡不良が低減され、信頼性の高いメモリセルが実現できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、メモリセルトランジスタを埋め込み型とし、周辺回路部のＭＯＳトランジスタを従来と同様の平面型トランジスタとしたが、例えばセンスアンプ部を構成するＭＯＳトランジスタの短チャネル効果を抑えるために、埋め込み型トランジスタにしてもよい。センスアンプは、ビット線のピッチに合わせてレイアウトする必要があるため、必然的にチャネル長が短く、またチャネル幅が狭くなることから、短チャネル効果が顕著に現れる。このため、センスアンプ部を構成するＭＯＳトランジスタを埋め込み型とすることにより、短チャネル効果を効果的に抑制できる。ただし、副作用としてチャネル長が長くなるために、動作が多少遅くなる可能性がある。この場合は、ゲート電極の一部である多結晶シリコン膜をメモリセルトランジスタと周辺ＭＯＳトランジスタで同時に形成してもよい。
本発明は、ＤＲＡＭを有する半導体装置に利用されるものである。
本発明の一実施の形態であるＤＲＡＭの構成を示す要部断面図である。 （ａ）は、本発明の一実施の形態であるＤＲＡＭのワード線寄生容量を示す回路図、（ｂ）は、従来の平面型メモリセル１ｂｉｔ当たりのワード線寄生容量を１と規定した場合における、本実施の形態と従来の埋め込み型メモリセルのそれぞれのワード線寄生容量を示す表である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す要部断面図である。 図３に続くＤＲＡＭの製造方法を示す要部断面図である。 図４に続くＤＲＡＭの製造方法を示す要部断面図である。 図５に続くＤＲＡＭの製造方法を示す要部断面図である。 図６に続くＤＲＡＭの製造方法を示す要部断面図である。 図７に続くＤＲＡＭの製造方法を示す要部断面図である。 図８に続くＤＲＡＭの製造方法を示す要部断面図である。 図９に続くＤＲＡＭの製造方法を示す要部断面図である。 図１０に続くＤＲＡＭの製造方法を示す要部断面図である。 図１１に続くＤＲＡＭの製造方法を示す要部断面図である。 図１２に続くＤＲＡＭの製造方法を示す要部断面図である。 図１３に続くＤＲＡＭの製造方法を示す要部断面図である。 図１４に続くＤＲＡＭの製造方法を示す要部断面図である。 図１５に続くＤＲＡＭの製造方法を示す要部断面図である。 図１６に続くＤＲＡＭの製造方法を示す要部断面図である。 本発明の一実施の形態であるＤＲＡＭを用いたチップのブロック図である。 図１８に示すバンクの構成例を示す回路図である。 図１９に示すサブアレイの平面レイアウトとこのサブアレイに接続されるセンスアンプアレイを示す平面図である。 本発明の一実施の形態であるＤＲＡＭのメモリセルレイアウトの一例を示す平面図である。 本発明の一実施の形態であるＤＲＡＭのメモリセルレイアウトの別例を示す平面図である。 本発明の一実施の形態であるＤＲＡＭのメモリセルレイアウトの別例を示す平面図である。 従来の埋め込み型メモリセルのワード線寄生容量を示す説明図である。
符号の説明
１ シリコン基板
２ ｎ型埋め込みウエル
３ ｐ型ウエル
４ ｎ型ウエル
５ 素子分離溝
６ ゲート絶縁膜
７ ゲート電極
７ｎ 多結晶シリコン膜
８ Ｗ膜
９ａ、９ｂ ｎ型半導体領域
１０ キャップ絶縁膜
１１ サイドウォールスペーサ
１２ 犠牲酸化膜
１３ 溝
１４ 窒化シリコン膜
１５ 層間絶縁膜
１６ ビット線コンタクト
１７ 蓄積ノードコンタクト
１８ 窒化シリコン膜
２０ ゲート絶縁膜
２１ ゲート電極
２１ａ、２１ｎ、２１ｐ 多結晶シリコン膜
２２ ｎ型半導体領域
２３ ｐ型半導体領域
２４ 配線コンタクト

Claims (14)

  1. 半導体基板の主面に形成された第１電界効果型トランジスタと、前記第１電界効果型トランジスタのソースまたはドレインに接続された容量素子とからなるメモリセルを具備する半導体装置であって、
    前記第１電界効果型トランジスタの第１ゲート電極は、その一部が前記半導体基板に形成された溝の内部に埋め込まれていると共に、その上面が前記半導体基板の表面よりも上方に突出していることを特徴とする半導体装置。
  2. 前記半導体基板の主面に形成された第２電界効果型トランジスタをさらに具備し、
    前記第２電界効果型トランジスタの第２ゲート電極は、前記半導体基板の主面上に形成され、
    前記半導体基板の表面から前記第１ゲート電極の上面までの高さは、前記半導体基板の表面から前記第２ゲート電極の上面までの高さよりも低いことを特徴とする請求項１記載の半導体装置。
  3. 前記第１電界効果型トランジスタの第１ゲート電極は、シリコンを主体とする第１導電膜と、前記第１導電膜上に形成され、かつ前記第１導電膜よりも比抵抗が小さい金属を主体とする第２導電膜とを含んで構成され、
    前記第１導電膜の上面は、前記半導体基板の表面よりも上方に突出して形成されていることを特徴とする請求項１記載の半導体装置。
  4. 前記第１電界効果型トランジスタの第１ゲート電極は、シリコンを主体とする第１導電膜と、前記第１導電膜上に形成され、かつ前記第１導電膜よりも比抵抗が小さい金属を主体とする第２導電膜とを含んで構成され、
    前記第２電界効果型トランジスタの第２ゲート電極は、シリコンを主体とする第３導電膜と、前記第３導電膜上に形成され、かつ前記第３導電膜よりも比抵抗が小さい金属を主体とする第２導電膜とを含んで構成され、
    前記第１導電膜の上面は、前記半導体基板の表面よりも上方に突出して形成され、
    前記半導体基板の表面から前記第１導電膜の上面までの高さは、前記半導体基板の表面から前記第３導電膜の上面までの高さも低いことを特徴とする請求項２記載の半導体装置。
  5. 前記第１電界効果型トランジスタの第１ゲート電極上に形成された第１キャップ絶縁膜と、前記第２電界効果型トランジスタの第２ゲート電極上に形成された第２キャップ絶縁膜とをさらに具備し、
    前記半導体基板の表面から前記第１キャップ絶縁膜の上面までの高さと、前記半導体基板の表面から前記第２キャップ絶縁膜の上面までの高さは、同一であることを特徴とする請求項２記載の半導体装置。
  6. 前記半導体基板の主面に形成された第１導電型の第２電界効果型トランジスタと、第２導電型の第３電界効果型トランジスタとをさらに具備し、
    前記第２電界効果型トランジスタの第２ゲート電極および前記第３電界効果型トランジスタの第３ゲート電極は、前記半導体基板の主面上に形成され、
    前記半導体基板の表面から前記第１電界効果型トランジスタの第１ゲート電極の上面までの高さは、前記半導体基板の表面から前記第２電界効果型トランジスタの第２ゲート電極の上面までの高さ、および前記半導体基板の表面から前記第３電界効果型トランジスタの第３ゲート電極の上面までの高さよりも低いことを特徴とする請求項１記載の半導体装置。
  7. 前記第２電界効果型トランジスタの第２ゲート電極は、第１導電型のシリコンを主体とする第３導電膜と、前記第３導電膜上に形成され、かつ前記第３導電膜よりも比抵抗が小さい金属を主体とする第２導電膜とを含んで構成され、
    前記第３電界効果型トランジスタの第３ゲート電極は、第２導電型のシリコンを主体とする第４導電膜と、前記第４導電膜上に形成され、かつ前記第４導電膜よりも比抵抗が小さい金属を主体とする第２導電膜とを含んで構成されていることを特徴とする請求項６記載の半導体装置。
  8. 半導体基板の主面に形成された第１電界効果型トランジスタと、前記第１電界効果型トランジスタのソースまたはドレインに接続された容量素子とからなるメモリセルを具備する半導体装置の製造方法であって、前記第１電界効果型トランジスタの第１ゲート電極を形成する工程は、
    （ａ）前記半導体基板の主面上に第１絶縁膜を形成する工程と、
    （ｂ）前記第１絶縁膜および前記半導体基板をエッチングして溝を形成する工程と、
    （ｃ）前記溝の内部に露出した前記半導体基板の表面に、前記第１電界効果型トランジスタの第１ゲート絶縁膜を形成する工程と、
    （ｄ）前記工程（ｃ）の後、前記溝の内部を含む前記第１絶縁膜上に前記第１ゲート電極用の第１導電膜を形成する工程と、
    （ｅ）前記第１導電膜を化学的機械研磨法で研磨して前記第１絶縁膜の表面を露出させることにより、その一部が前記溝の内部に埋め込まれ、その上面が前記半導体基板の表面よりも上方に突出する第１導電膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  9. 前記工程（ｅ）の後、前記第１導電膜上に前記第１導電膜よりも比抵抗が小さい金属を主体とする第２導電膜を形成し、続いて前記第２導電膜をパターニングすることにより、前記第１導電膜と前記第２導電膜との積層膜からなる前記第１ゲート電極を形成することを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第１導電膜は、シリコンを主体とする導電膜であり、前記第２導電膜は、タングステンを主体とする導電膜であることを特徴とする請求項８記載の半導体装置の製造方法。
  11. 半導体基板の主面に形成された第１電界効果型トランジスタと、前記第１電界効果型トランジスタのソースまたはドレインに接続された容量素子とからなるメモリセル、および前記半導体基板の主面に形成された第２電界効果型トランジスタを具備する半導体装置の製造方法であって、
    前記第１電界効果型トランジスタの第１ゲート電極を形成する工程は、
    （ａ）前記半導体基板の主面上に第１絶縁膜を形成する工程と、
    （ｂ）前記第１絶縁膜および前記半導体基板をエッチングして溝を形成する工程と、
    （ｃ）前記溝の内部に露出した前記半導体基板の表面に、前記第１電界効果型トランジスタの第１ゲート絶縁膜を形成する工程と、
    （ｄ）前記工程（ｃ）の後、前記溝の内部を含む前記第１絶縁膜上に前記第１ゲート電極用の第１導電膜を形成する工程と、
    （ｅ）前記第１導電膜を化学的機械研磨法で研磨して前記第１絶縁膜の表面を露出させることにより、その一部が前記溝の内部に埋め込まれ、その上面が前記半導体基板の表面よりも上方に突出する第１導電膜を形成する工程とを含み、
    前記第２電界効果型トランジスタの第２ゲート電極を形成する工程は、前記工程（ｅ）の後、
    （ｆ）前記半導体基板の表面に、前記第２電界効果型トランジスタの第２ゲート絶縁膜を形成する工程と、
    （ｇ）前記第２ゲート絶縁膜上に前記第２ゲート電極用の第３導電膜を形成する工程と、
    （ｈ）前記第３導電膜をパターニングする工程とを含むことを特徴とする半導体装置の製造方法。
  12. 前記第１および第３導電膜をシリコンを主体とする導電膜で構成し、前記工程（ｇ）の後、前記（ｈ）工程に先立って、前記第１および第３導電膜上に前記第１および第３導電膜よりも比抵抗が小さい金属を主体とする第２導電膜を形成し、前記（ｈ）工程で前記第２導電膜および前記第３導電膜をパターニングすることにより、前記第１導電膜と前記第２導電膜との積層膜からなる前記第１ゲート電極、および前記第３導電膜と前記第２導電膜との積層膜からなる前記第２ゲート電極を形成することを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 前記半導体基板の表面から前記第１ゲート電極の上面までの高さは、前記半導体基板の表面から前記第２ゲート電極の上面までの高さよりも低いことを特徴とする請求項１１記載の半導体装置の製造方法。
  14. 前記半導体基板の表面から前記第１導電膜の上面までの高さは、前記半導体基板の表面から前記第３導電膜の上面までの高さも低いことを特徴とする請求項１１記載の半導体装置の製造方法。
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