KR19990037533A - Cmos 반도체장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 nMOSFET 및 pMOSFET 를 구비하는 CMOS 반도체장치의 제조방법을 제공하는 것으로, 상기 제조방법은, (a) 반도체기판(1)상에 게이트 절연막(5)을 형성하는 단계; (b) 게이트 절연막(5)상에 제1 도전막(6)을 형성하는 단계; (c) 제1 도전막(6)상에 층간절연막(7)을 형성하는 단계; (d) 층간절연막(7)상에 제2 도전막(8)을 형성하는 단계; (e) nMOSFET 가 제조될 예정인 제1 영역 및 pMOSFET 가 제조될 예정인 제2 영역 양쪽에서 제1 도전막(6), 층간절연막(7) 및 제2 도전막(8)을 게이트 전극(10)으로 형상을 만드는 단계; 및 (f) n형 불순물들을 제1 영역 내부에 그리고 p형 불순물들을 제2 영역 내부에 도프하는 단계를 구비한다. 이 방법에 의해 게이트 전극의 공핍화없이, 티타늄 원자들의 확산에 의해 초래되는 게이트 절연막의 절연내압의 열화를 방지할 수 있다.

Description

ＣＭＯＳ 반도체장치 및 그의 제조방법
본 발명은 p형 불순물이 고농도로 도프된 게이트 전극 및 n형 불순물이 고농도로 도프된 게이트 전극을 구비하는 CMOS 반도체장치 및 그의 제조방법에 관한 것으로, 보다 상세하게는 게이트 절연막의 절연내압(絶緣耐壓)의 저하를 억제할 수 있는 CMOS 반도체장치에 관한 것이다.
최근에, 게이트 전극은 LSI가 보다 고밀도로 집적됨에 따라 보다 작은 폭을 갖도록 디자인되고 있다. 게이트 전극이 보다 작은 폭을 가질수록 저항은 보다 커진다. 게이트 전극의 고저항에 대한 해결책으로서, 게이트 전극은 통상 폴리실리콘층과 실리사이드층으로 이루어진 폴리사이드 배선층으로 구성되어 왔다. 실리사이드층으로서, 약 70 μΩ-cm 의 비저항을 갖는 텅스텐 실리사이드층이 사용되었다.
LSI가 보다 작은 사이즈로 제조되도록 요구됨에 따라, 게이트 전극은 보다 작은 폭을 갖도록 요구되어 왔고, 또한, 텅스텐 실리사이드층도 보다 얇은 두께를 갖도록 요구되어 왔다. 그 결과, 폴리사이드 배선층의 저항은 폴리사이드 배선층의 축소율의 2 승에 반비례하여 증가되었다.
이러한 이유 때문에, 티타늄 실리사이드층이 텅스텐 실리사이드층 대체하여 현재 사용되고 있는데, 그 이유는 티타늄 실리사이드층의 비저항이 텅스텐 실리사이드층의 비저항보다 작기 때문이다. 티타늄 실리사이드층은 15 μΩ-cm 의 비저항을 가지며, 일반적으로 살리사이드 기술에 의해 형성된다. 살리사이드 기술에서는, 게이트 전극과 소오스/드레인 확산층 양쪽이 동시에 실리사이드화된다. 살리사이드 기술은 현재 널리 사용되고 있으며, 특히 0.25 ㎛ 이하의 게이트 길이를 갖는 반도체장치를 제조하는데 사용되고 있다.
종래의 pMOSFET 는 매립채널형 트랜지스터로서 제조되어 왔다. 그러나, 종래의 pMOSFET 는 0.25 ㎛ 이하의 게이트 길이를 갖도록 형성되면, 현저한 쇼트채널(short channel)효과가 생긴다. 이 때문에, pMOSFET 는 매립채널형 트랜지스터보다는 표면채널형 트랜지스터로서 주로 형성된다. 즉, CMOS 반도체장치에 있어서, 주로 사용되어 온 n-n 게이트형이 p-n 게이트형으로 대체되고 있다.
이하, 티타늄 살리사이드 기술에 의한 p-n 게이트를 포함하는 CMOS 반도체장치를 제조하는 종래의 방법을 설명한다. 도1a 내지 도1e 는 CMOS 반도체장치의 단면도로서, 이를 제조하는 종래의 방법의 각 단계를 나타내고 있다.
먼저, 도1a 에 도시된 바와 같이, 필드산화막(102)이 p형 실리콘기판(101)의 표면에서 선택된 영역에 형성된다. 그 다음에, p 웰(103)이 실리콘기판(101)에서 nMOSFET 가 제조될 예정인 영역에 형성되고, n 웰(104)이 실리콘기판(101)에서 pMOSFET 가 제조될 예정인 영역에 형성된다. 그 다음에, p 웰(103)과 n 웰(104) 양쪽은 게이트 산화막(105)으로 표면이 피복된다.
그 다음에, 도1b 에 도시된 바와 같이, 게이트 전극의 형상을 갖는 폴리실리콘층이 게이트 산화막(105)상에 형성된다. 그 후, 폴리실리콘층으로 피복되지 않은 게이트 산화막(105)의 부분이 제거된다. 그 다음에, n형 이온들이 nMOSFET 가 제조될 예정인 영역 내부로 주입되고, p형 이온들이 pMOSFET 가 제조될 예정인 영역 내부로 주입되어 양쪽 영역에 확산층이 형성된다.
그 다음에, 측벽(113)이 폴리실리콘층의 측면에 형성된다. 그 후, n형 이온들이 포토리소그래피에 의해 nMOSFET 가 제조될 예정인 영역 내부로 이전에 주입된 n형 이온들의 농도보다 높은 농도로 주입되어, 소오스/드레인 n+층(114)이 형성된다. 유사하게, p형 이온들이 포토리소그래피에 의해 pMOSFET 가 제조될 예정인 영역 내부로 이전에 주입된 p형 이온들의 농도보다 높은 농도로 주입되어, 소오스/드레인 p+층(115)을 형성한다. 동시에, 소오스/드레인 n+층(114)보다 낮은 불순물 농도를 갖는 LDDn 층(111)이 또한 소오스/드레인 n+층(114)에 인접하게 측벽(113) 아래에 형성되고, 소오스/드레인 p+층(115)보다 낮은 불순물 농도를 갖는 LDDp 층(112)이 또한 소오스/드레인 p+층(115)에 인접하게 측벽(113) 아래에 형성된다.
상술된 2 차 이온주입에 의해, n형 이온들이 nMOSFET 가 제조될 예정인 영역에서 폴리실리콘층 내부에 주입되어, n+게이트 전극(116)이 p 웰(103) 위쪽에 형성되고, p형 이온들이 pMOSFET 가 제조될 예정인 영역에서 폴리실리콘층 내부에 주입되어, p+게이트 전극(117)이 n 웰(104) 위쪽에 형성된다.
그 다음에, 도1c 에 도시된 바와 같이, 예를 들어, 티타늄층(118)이 스퍼터링에 의해 생성물 전체에 걸쳐 증착된다.
그 다음에, 도1d 에 도시된 바와 같이, 생성물이 예를 들어, 질소분위기에서 약 700 ℃ 의 온도에서 열처리되어, 티타늄층(118)은 n+게이트 전극(116), p+게이트 전극(117), 소오스/드레인 n+층(114) 및 소오스/드레인 p+층(115)과 반응하게 된다. 그 결과, n+티타늄 실리사이드층(116a)이 n+게이트 전극(116)의 상부에 형성되고, p+티타늄 실리사이드층(117a)이 p+게이트 전극(117)의 상부에 형성되고, 소오스/드레인 n+티타늄 실리사이드층(114a)이 소오스/드레인 n+층(114)상에 형성되고, 소오스/드레인 p+티타늄 실리사이드층(115a)이 소오스/드레인 p+층(115)상에 형성된다.
티타늄층(118)의 비반응 부분들이 제거된 후, 생성물이 예를 들어, 질소분위기에서 850 ℃ 의 온도로 열처리되어 n+티타늄 실리사이드층(116a), p+티타늄 실리사이드층(117a), 소오스/드레인 n+티타늄 실리사이드층(114a) 및 소오스/드레인 p+티타늄 실리사이드층(115a)의 저항을 감소시킨다. 따라서, 도1e 에 도시된 CMOS 반도체장치가 완성된다.
이렇게 제조된 CMOS 반도체장치에서는, 티타늄 실리사이드층(116a, 117a, 114a 및 115a)이 열처리되어 그들의 저항이 감소되면, 티타늄 원자들이 게이트 전극(116 과 117)내로 확산되어 게이트 산화막(115)에 도달하여, 게이트 산화막(115)의 절연내압을 감소시키는 문제점이 생긴다.
이러한 문제점을 해결하기 위하여, 1988년 7월 21일 공개된 일본 특개소 63-177538호에서는 게이트 산화막의 절연내압의 감소를 방지할 수 있는 반도체장치를 제안하고 있다. 도2 는 상기 공개 공보에 제안된 반도체장치의 단면도이다.
제안된 반도체장치는 선택된 영역에 p형 실리콘기판(201)상에 형성된 필드산화막(202), 및 필드산화막(202) 사이에 형성된 게이트 산화막(205)을 구비한다. 폴리실리콘막(203)이 필드산화막(202)과 게이트 산화막(205) 양쪽 위에 형성되어 있고, 실리콘 질화막(204)이 폴리실리콘막(203)에 걸쳐 형성되어 있다. 도2 에 도시된 바와 같이, 실리콘 질화막(204)은 개구부와 함께 필드산화막(202) 위쪽에 형성되어 있다. 티타늄 실리사이드층(210)이 생성물 전체를 피복하는 최상층으로서 형성되어 있다. 이 티타늄 실리사이드층(210)은 실리콘 질화막(204)의 개구부를 통하여 폴리실리콘막(203)과 전기적으로 접속되어 있다.
상술된 구조를 갖는 반도체장치에 따르면, 실리콘 질화막(204)이, 게이트 전극이 형성되어 있는 폴리실리콘막(203)과 티타늄 실리사이드층(210) 사이에 형성되어 있기 때문에, 티타늄 실리사이드층(210)내에 함유된 티타늄 원자들이 게이트 산화막(205)에 도달하는 것을 방지할 수 있다.
그러나, 도2 에 나타낸 상술된 반도체장치는 p-n형 게이트를 갖는 CMOS 반도체장치에 적용할 수 없다는 문제점이 있다. 이전에 상술된 바와 같이, p-n형 게이트를 갖는 CMOS 반도체장치를 제조하는 종래의 기술에서는, 폴리실리콘막에 이온 주입 및 열처리가 수행되어 게이트 전극이 형성되고, 동시에 소오스/드레인 영역이 형성되어 폴리실리콘막에 전기적인 도전성을 제공한다.
그러나, 실리콘 질화막(204)에 의해 불순물들이 폴리실리콘막(203) 내부로 확산되는 것이 억제되므로, 충분한 양의 불순물이 폴리실리콘막(203)과 게이트 산화막(205) 사이의 계면에 공급될 수 없고, 따라서 게이트 전극이 현저하게 공핍화된다. 이것은 온-전류의 감소를 초래한다.
1995년 4월 7일에 공개된 일본 특개평 7-94731호에는, 반도체기판, 이 반도체기판상에 형성된 게이트 절연막 및 이 게이트 절연막상에 형성되고 폴리실리콘층, 배리어층 및 고융점금속층으로 이루어진 게이트 전극을 구비하는 반도체장치가 제안되어 있다. 고융점금속층의 상부면 및/또는 측면에는 고융점실리사이드층이 피복되고 이 고융점실리사이드층의 상부면 및/또는 측면에는 실리콘 질화막이 더 피복되어 상술된 고융점실리사이드층이 고융점금속막과 실리콘 질화막 사이에 샌드위치되도록 되어 있다.
1995년 8월 18일 공개된 일본 특개평 7-221097호에는, 실리콘기판, 실리콘기판상에 형성된 게이트 산화막, 화학기상증착(CVD)에 의해 게이트 산화막상에 형성된 비정질 실리콘막 및 스퍼터링에 의해 비정질 실리콘막상에 형성된 티타늄 실리사이드막을 구비하는 반도체장치가 제안되어 있다. 산소 이온들을 비정질 실리콘막 내부로 주입함으로써, SiOx 막이 비정질 실리콘막내에 형성된 다음, 열처리에 의해 비정질 실리콘막이 폴리실리콘막으로 변한다.
종래의 CMOS 반도체장치에서의 상술된 문제점의 관점에서, 본 발명의 목적은 게이트 전극의 공핍화없이 티타늄 원자들의 확산에 의해 초래되는 게이트 절연막의 절연내압의 열화를 방지할 수 있는 CMOS 반도체장치를 제공하는 것이다.
본 발영의 목적은 또한 이러한 CMOS 반도체장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 양태에서는, (a) 반도체기판, (b) 반도체기판상에 형성된 게이트 절연막, 및 (c) 게이트 절연막상에 형성된 게이트 전극을 구비하며, 게이트 전극이, (c-1) 게이트 절연막상에 형성된 제1 도전막, (c-2) 제1 도전막상에 형성된 층간절연막, 및 (c-3) 층간절연막상에 형성된 제2 도전막으로 구성되는 것을 특징으로 하는 CMOS 반도체기판이 제공된다.
예를 들어, 제1 및 제2 도전막은 폴리실리콘으로 구성되어도 좋다. 예를 들어, 층간절연막은 실리콘 산화물 및/또는 실리콘 질화물로 구성되어도 좋다.
상술된 CMOS 반도체장치에 따르면, 층간절연막이 제1 및 제2 도전막 사이에 형성되어 있기 때문에, 만일 티타늄 실리사이드층과 같은 고융점금속 실리사이드층이 제2 도전막상에 형성된다면, 고융점금속의 원자들은 제1 도전막과 게이트 절연막 사이의 계면 내부로 확산될 수 있지만, 원자들은 게이트 절연막 내부로 확산될 수 없다. 따라서, 게이트 전극의 공핍화를 방지하면서, 게이트 절연막의 절연내압의 열화도 방지할 수 있다.
제2 도전막의 두께는 제1 도전막의 두께보다 얇은 것이 바람직하다.
제2 도전막의 두께를 제1 도전막의 두께보다 얇게 설계함으로써, 고융점금속원자들이 게이트 전극 내부로 확산되는 것을 더 방지할 수 있다.
예를 들어, 층간절연막은 약 1 nm 의 두께를 가져도 좋다.
본 발명의 다른 양태에서는, nMOSFET 및 pMOSFET 를 포함하는 CMOS 반도체장치를 제조하는 방법이 제공되는데, 상기 제조방법은 (a) 반도체기판상에 게이트 절연막을 형성하는 단계, (b) 게이트 절연막상에 제1 도전막을 형성하는 단계, (c) 제1 도전막상에 층간절연막을 형성하는 단계, (d) 층간절연막상에 제2 도전막을 형성하는 단계, (e) nMOSFET 가 제조될 예정인 제1 영역 및 pMOSFET 가 제조될 예정인 제2 영역 양쪽에서 제1 도전막, 층간절연막 및 제2 도전막을 게이트 전극으로 형상을 만드는 단계, 및 (f) n형 불순물들을 제1 영역 내부로 그리고 p형 불순물들을 제2 영역 내부로 도프하는 단계를 구비한다.
도1a 내지 도1e 는 CMOS 반도체장치를 제조하는 종래 방법의 각 단계를 나타내는 CMOS 반도체장치의 단면도.
도2 는 종래의 다른 CMOS 반도체장치의 단면도.
도3a 내지 도3i 는 CMOS 반도체장치를 제조하는 본 발명의 제1 실시예에 따른 각 단계를 나타내는 CMOS 반도체장치의 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 실리콘기판 2 : 필드 산화막
3 : p 웰 4 : n 웰
5 : 게이트 산화막 6 : 제 1 폴리실리콘막
7 : 층간절연막 8 : 제 2 폴리실리콘막
10 : 다층실리콘층 11 : n형 확산층
12 : p형 확산층
이하, 도3a 내지 도3i 를 참조하여, 제1 실시예에 따른 CMOS 반도체장치를 제조하는 방법이 설명된다.
먼저, 도3a 에 도시된 바와 같이, 필드산화막(2)이 p형 실리콘기판(1)의 표면에서의 선택된 영역에 형성된다. 그 다음에, p 웰(3)이 실리콘기판(1)에서 nMOSFET 이 제조될 영역에 형성되고, n 웰(4)이 실리콘기판(1)에서 pMOSFET이 제조될 영역에 형성된다. 그 다음에, p 웰(3)과 n 웰(4) 양쪽은 5 nm 내지 6 nm 의 두께를 갖는 게이트 산화막(5)으로 표면이 피복된다.
그 다음에, 도3b 에 도시된 바와 같이, 제1 도전막으로서 제1 폴리실리콘막(6)이 감압화학기상증착(LPCVD)에 의해 성막로(成膜爐)내에서 게이트 산화막(5)상에 형성된다. 그 다음에, p형 실리콘기판(1)이 성막로 밖으로 꺼내진다. 그 결과, 약 1 nm 의 두께를 갖는 자연산화막이 제1 폴리실리콘막(6)의 표면에 층간절연막(7)으로서 형성된다.
그 다음에, 도3c 에 도시된 바와 같이, 제2 도전막으로서 제2 폴리실리콘막(8)이 층간절연막(7)상에 형성된다.
그 다음에, 도3d 에 도시된 바와 같이, 제1 폴리실리콘막(6), 층간절연막(7) 및 제2 폴리실리콘막(8)이 게이트 전극의 형상을 갖는 다층실리콘층(10)으로 패턴된다. 다층실리콘층(10)이 형성된 부분을 제외하고 게이트 산화막(5)이 제거된다. 그 후, n형 이온이 이온주입에 의해 nMOSFET 이 제조될 영역 내부로 도프되어, n형 확산층(11)이 형성된다. 유사하게, p형 이온이 이온주입에 의해 pMOSFET 이 제조될 영역 내부로 도프되어, p형 확산층(12)이 형성된다.
그 다음에, 도3e 에 도시된 바와 같이, 측벽(13)이 다층실리콘층(10)의 측면에 형성된다.
그 다음에, 도3f 에 도시된 바와 같이, 비소(As)가 이온주입에 의해 nMOSFET 가 제조될 영역 내부로 도프되며, 그 농도는 동일 영역에 이전에 도프된 불순물의 농도보다 높다. 유사하게, BF2가 이온주입에 의해 pMOSFET 가 제조될 영역 내부로 도프되며, 그 농도는 동일 영역에 이전에 도프된 불순물의 농도보다 높다. 그 후, 도프된 As 와 BF2가 활성화된다. 그 결과, n형 불순물을 고농도로 포함하는 소오스/드레인 n+층(14)이 p 웰(3)의 표면에 형성되고, p형 불순물을 고농도로 포함하는 소오스/드레인 p+층(15)이 n 웰(4)의 표면에 형성된다.
소오스/드레인 n+층(14)의 농도보다 낮은 불순물 농도를 갖는 n형 확산층(11)이 소오스/드레인 n+층(14)에 인접하게 측벽(13)의 아래에 부분적으로 잔존한다. 유사하게, 소오스/드레인 p+층(15)의 농도보다 낮은 불순물 농도를 갖는 p형 확산층(12)이 소오스/드레인 p+층(15)에 인접하게 측벽(13)의 아래에 부분적으로 잔존한다. 따라서, 저농도 도프된 드레인(LDD)구조를 갖는 소오스/드레인 영역이 형성된다.
nMOSFET 가 제조될 영역내의 다층실리콘층(10)은 n형 불순물이 고농도로 도프된 n+실리콘층(16)으로 바뀌고, pMOSFET 가 제조될 영역내의 다층실리콘층(10)은 p형 불순물이 고농도로 도프된 p+실리콘층(17)으로 바뀐다. 층간절연막(7)은 약 1 nm 의 두께를 갖기 때문에, 도프된 불순물은 용이하게 층간절연막(7)을 통과하여, 제1 폴리실리콘막(6)과 게이트 산화막(5) 사이의 계면에 도달한다.
그 다음에, 도3g 에 도시된 바와 같이, 티타늄층(18)이 스퍼터링에 의해 생성물 전체에 걸쳐 증착된다.
그 다음에, 도3h 에 도시된 바와 같이, 이 생성물은 질소분위기에서 10 내지 60 초동안 약 650-700 ℃ 의 온도에서 열처리된다. 티타늄층(18)이 n+실리콘층(16)과 반응하고, 그 결과, n+티타늄 실리사이드층(16a)이 n+실리콘층(16)의 상부에 형성된다. 따라서, n+실리콘층(16)과 n+티타늄 실리사이드층(16a)으로 이루어진 n+게이트 전극(19)이 형성된다. 유사하게, 티타늄층(18)이 p+실리콘층(17)과 반응하고, 그 결과, p+티타늄 실리사이드층(17a)이 p+실리콘층(17)의 상부에 형성된다. 따라서, p+실리콘층(17)과 p+티타늄 실리사이드층(17a)으로 이루어진 p+게이트 전극(20)이 형성된다. 게다가, 티타늄층(18)은 소오스/드레인 n+층(14) 및 소오스/드레인 p+층(15)과 반응하고, 그 결과, 소오스/드레인 n+티타늄 실리사이드층(14a)이 소오스/드레인 n+층(14)의 상부에 형성되고, 소오스/드레인 p+티타늄 실리사이드층(15a)이 소오스/드레인 p+층(15)의 상부에 형성된다.
그 다음에, 도3i 에 도시된 바와 같이, 티타늄층(18)의 비반응부분 및 상술된 열처리의 결과 생성되는 티타늄 질화물이 습식에칭에 의해 제거된다.
그 다음에, 생성물이 질소분위기에서 10-60 초 동안 800-850 ℃의 온도로 열처리되어 n+게이트 전극(19), p+게이트 전극(20), 소오스/드레인 n+티타늄 실리사이드층(14a) 및 소오스/드레인 p+티타늄 실리사이드층(15a)이 저저항화된다.
상술된 방법으로, 티타늄 실리사이드층은 자기정렬로 형성된다. 그 후, 반도체장치가 종래의 방법으로 완성된다.
상술된 제1 실시예에 따르면, 약 1 nm 의 두께를 갖는 층간절연막(7)이 제1 폴리실리콘막(6)과 제2 폴리실리콘막(8) 사이에 샌드위치된다. 그러므로, 티타늄 원자들이 n+및 p+티타늄 실리사이드층(16a 및 17a)으로부터 제1 폴리실리콘막(6)과 게이트 산화막(5) 사이의 계면까지는 확산되어도, 게이트 산화막(5)내로 들어가지 못한다. 따라서, 게이트 전극의 공핍화를 방지하면서, 게이트 산화막의 열화를 억제할 수 있다. 따라서, 이렇게 형성된 게이트 전극을 갖는 반도체장치는 신뢰성이 높다.
층간절연막(7)을 형성한 후, 층간절연막(7)과 제1 폴리실리콘막(6) 사이의 계면은 생성물을 암모니아(NH3) 분위기에서 10 초 내지 60 분 동안 600-1000 ℃ 의 온도로 열처리함으로써 질화되어도 좋다. 계면의 질화에 의해 티타늄 원자들이 게이트 산화막(5) 내부로 확산되는 것이 보다 효율적으로 억제된다.
제1 실시예에 따라 이렇게 형성된 CMOS 반도체장치는 도3i 에 도시된 구조를 갖는다. 게이트 전극(19)은 제1 폴리실리콘막(6), 제1 폴리실리콘막(6)상에 형성되어 약 1 nm 의 두께를 갖는 층간절연막(7), 층간절연막(7)상에 형성된 제2 폴리실리콘막(8) 및 제2 폴리실리콘막(8)상에 형성된 티타늄 실리사이드막(16a)으로 이루어진다. 게이트 전극(20)은 제1 폴리실리콘막(6), 제1 폴리실리콘막(6)상에 형성되어 약 1 nm 의 두께를 갖는 층간절연막(7), 층간절연막(7)상에 형성된 제2 폴리실리콘막(8) 및 제2 폴리실리콘막(8)상에 형성된 티타늄 실리사이드막(17a)으로 이루어진다.
상술된 CMOS 반도체장치에 따르면, 층간절연막(7)이 제1 및 제2 폴리실리콘막(6 및 8) 사이에 샌드위치되어 있으므로, 티타늄 실리사이드층(16a 및 17a)내에 함유된 티타늄 원자들은 게이트 산화막(5)내로 들어가는 것이 방지된다. 따라서, 게이트 산화막(5)의 열화를 억제할 수 있다.
게다가, 층간절연막(7)은 특히, 약 1 nm 의 두께로 매우 얇기 때문에, 티타늄 실리사이드층(16a 와 17a)내의 티타늄 원자들은 용이하게 층간절연막(7)을 통과하여, 제1 폴리실리콘막(6)과 게이트 산화막(5) 사이의 계면에 도달할 수 있다. 그러므로, 게이트 전극이 공핍화되는 것을 방지할 수 있다.
이하, 제2 실시예에 따른 CMOS 반도체장치를 제조하는 방법을 설명한다.
제2 실시예에서는, 제1 실시예에서와 유사하게, 필드산화막(2), 게이트 산화막(5) 및 제1 폴리실리콘막(6)이 p형 실리콘기판(1)상에 형성된다. 그 다음에, 실리콘기판(1)을 성막로 밖으로 꺼내지 않고 성막로 내부를 산화 분위기로 한다. 그 결과, 약 1 nm 의 두께를 갖는 자연산화막이 제1 폴리실리콘막(6)상에 형성된다.
그 다음에, 성막로가 암모니아 분위기로 바뀌면 제1 폴리실리콘막(6)과 자연산화막 사이의 계면이 질화된다. 그 결과, 실리콘 산화막과 실리콘 질화막으로 이루어지는 층간절연막(7)이 형성된다.
그 후, 제1 실시예의 단계와 동일한 후속 단계들이 수행되어 반도체장치가 완성된다.
제2 실시예에 따르면, 제1 폴리실리콘막과 자연산화막 사이의 계면이 질화되기 때문에, 티타늄 원자들이 게이트 산화막 내부로 확산되는 것을 더욱 방지할 수 있다.
만일 층간절연막(7)이 n+게이트 전극(19)과 p+게이트 전극(20)의 상부 절반부에 그들의 두께 방향으로 위치된다면, 즉, 만일 제2 폴리실리콘막의 두께가 제1 폴리실리콘막의 두께보다 얇다면, 티타늄 원자들이 게이트 산화막 내부로 확산되는 것은 더욱 방지될 수 있다.
이상의 설명에서와 같이, 본 발명에 의하면, 제1 폴리실리콘층과 제2 폴리실리콘층 사이에 층간절연막이 설치되어 있기 때문에, 게이트 전극의 공핍화없이 게이트 산화막의 절연내압의 열화가 방지될 수 있다. 또한, 제2 폴리실리콘층의 두께를 제1 폴리실리콘층의 두께보다 얇게 함으로써, 고융점금속원자들이 게이트 전극으로 확산되는 것이 방지될 수 있다.
또한, 본 발명에 따르면, 티타늄 원자들이 게이트 절연막으로 확산되는 것이 방지되고 게이트 전극의 공핍화가 방지될 수 있기 때문에, 신뢰성이 높은 CMOS 반도체장치가 제조될 수 있다.

Claims (11)

  1. (a) 반도체기판(1);
    (b) 상기 반도체기판(1)상에 형성된 게이트 절연막(5); 및
    (c) 상기 게이트 절연막(5)상에 형성된 게이트 전극(10)을 구비하는 CMOS 반도체장치에 있어서,
    상기 게이트 전극(10)은,
    (c-1) 상기 게이트 절연막(5)상에 형성된 제1 도전막(6);
    (c-2) 상기 제1 도전막(6)상에 형성된 층간절연막(7); 및
    (c-3) 상기 층간절연막(7)상에 형성된 제2 도전막(8)을 구비하는 것을 특징으로 하는 CMOS 반도체장치.
  2. 제1 항에 있어서, 상기 제1 및 제2 도전막(6, 8) 중 하나 이상은 폴리실리콘으로 구성되는 것을 특징으로 하는 CMOS 반도체장치.
  3. 제1 항에 있어서, 상기 층간절연막(7)은 실리콘 산화물과 실리콘 질화물 중 하나 이상으로 구성되는 것을 특징으로 하는 CMOS 반도체장치.
  4. 제1, 2, 3 항 중 어느 한 항에 있어서, 상기 제2 도전막(8)의 두께는 상기 제1 도전막(6)의 두께보다 얇은 것을 특징으로 하는 CMOS 반도체장치.
  5. 제1, 2, 3 항 중 어느 한 항에 있어서, 상기 층간절연막(7)은 약 1 nm 의 두께를 갖는 것을 특징으로 하는 CMOS 반도체장치.
  6. nMOSFET 및 pMOSFET 를 구비하는 CMOS 반도체장치의 제조방법으로서,
    (a) 반도체기판(1)상에 게이트 절연막(5)을 형성하는 단계;
    (b) 상기 게이트 절연막(5)상에 제1 도전막(6)을 형성하는 단계;
    (c) 상기 제1 도전막(6)상에 층간절연막(7)을 형성하는 단계;
    (d) 상기 층간절연막(7)상에 제2 도전막(8)을 형성하는 단계;
    (e) 상기 nMOSFET 가 제조될 제1 영역 및 상기 pMOSFET 가 제조될 제2 영역 양쪽에서 상기 제1 도전막(6), 상기 층간절연막(7) 및 상기 제2 도전막(8)을 게이트 전극(10)의 형상으로 만드는 단계; 및
    (f) n형 불순물들을 상기 제1 영역 내부에 그리고 p형 불순물들을 상기 제2 영역 내부에 도프하는 단계를 구비하는 것을 제조방법.
  7. 제6 항에 있어서, 상기 제1 도전막(6)은 상기 (b) 단계에서 성막로내에서 형성되며,
    상기 (c) 단계는,
    (c-1) 상기 반도체기판(1)을 상기 성막로 밖으로 꺼냄으로써 상기 제1 도전막(6)상에 산화막을 형성하는 단계; 및
    (c-2) 상기 산화막을 암모니아 분위기에서 열처리하는 단계를 구비하는 것을 특징으로 하는 제조방법.
  8. 제7 항에 있어서, 상기 산화막은 상기 (c-2) 단계에서 10 초 내지 60 분 동안 600 내지 1000 ℃ 범위의 온도에서 열처리되는 것을 특징으로 하는 제조방법.
  9. 제6, 7, 8 항 중 어느 한 항에 있어서, 상기 (b), (c) 및 (d) 단계는 동일한 성막로에서 수행되는 것을 특징으로 하는 제조방법.
  10. 제9 항에 있어서, 상기 (c) 단계는,
    (c-3) 상기 성막로를 산화분위기로 만듬으로써 상기 제1 도전막(6)상에 산화막을 형성하는 단계; 및
    (c-4) 상기 성막로를 암모니아 분위기로 만듬으로써 상기 제1 도전막(6)과 상기 산화막 사이의 계면을 질화시키는 단계를 구비하는 것을 특징으로 하는 제조방법.
  11. 제6, 7, 8, 10 항 중 어느 한 항에 있어서, 상기 제1 및 제2 도전막(6, 8)은 각각 상기 (b) 와 (d) 단계에서 폴리실리콘으로 구성되는 것을 특징으로 하는 제조방법.
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