CN102487085A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种新型MOSFET器件及其实现方法，包括，衬底；栅极堆叠结构，位于沟道上；栅极堆叠结构左右消除了传统的隔离侧墙；源漏区，位于栅极堆叠的两侧的衬底区；外延生长的金属硅化物，位于源漏区上；其特征在于：外延生长的金属硅化物直接与栅极堆叠控制的沟道接触，从而消除了隔离侧墙下面的高阻区。同时，外延生长的金属硅化物可以经受为了提高高k栅介电材料性能进行的高温第二退火，进一步提升了器件的性能。依照本发明的MOSFET，大大减小了寄生电阻电容，从而降低了RC延迟，使得MOSFET器件开关性能达到大幅提升。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种可有效减小RC延迟的新型半导体器件结构及其制造方法。
背景技术
IC集成度不断增大需要器件尺寸持续按比例缩小，然而电器工作电压有时维持不变，使得实际MOS器件内电场强度不断增大。高电场带来一系列可靠性问题，使得器件性能退化。
例如栅氧化层不断减薄时，电场强度过大会引起氧化层击穿，形成栅极氧化层漏电，破坏栅介质层的绝缘性。为了减小栅极泄漏，采用高k电介质材料来替代SiO2作为栅极介电层。但是，高k电介质材料与多晶硅栅极工艺不兼容，因此栅极常采用金属材料制成。
MOSFET源漏区之间的寄生串联电阻会使得等效工作电压下降。为了减小接触电阻率以及源漏串联电阻，深亚微米小尺寸MOSFET常采用硅化物自对准结构(Salicide)来配合LDD工艺，例如对于TiSi2的Salicide工艺，接触电阻率甚至可降低至10-9Ω/cm2以下。
此外，电场强度增大还可能产生能量显著高于平衡时平均动能的热电子，引起器件阈值漂移、跨导退化，造成器件中非正常电流。尺寸缩小后的MOSFET具有短沟道效应，进一步加剧了热电子效应。常用轻掺杂漏(LDD)结构来降低沟道中最大电场强度，从而抑制热电子效应。
考虑了以上问题的一种典型的小尺寸MOSFET结构，公开在美国专利申请US 2007/0141798A中。如附图1所示，衬底的p阱10中(或是在衬底中浅沟槽隔离(STI)之间)形成有源漏区11，源漏区之间的沟道区12上方形成有高k电介质栅极13和金属栅极14构成的栅极结构，栅极结构周围形成有隔离侧墙15，整个结构上覆盖有层间介质层16，在层间介质层16中对应于源漏区11位置刻蚀形成接触孔，沉积并退火形成镍硅化物17，在镍硅化物17上沉积金属的接触部18。这种器件结构中，接触孔和隔离侧墙之间有一定间距，也即镍硅化物17和隔离侧墙15之间有一定距离，并且源漏区11延伸超过隔离侧墙15，也即隔离侧墙15乃至栅极结构13/14下方至少具有部分延伸的源漏区11，或者如附图1中虚线所示为LDD结构。
由于接触孔和隔离侧墙之间存在一定间距，在该间距中未形成能降低寄生串联电阻的金属硅化物，并且在隔离侧墙下也没有金属硅化物，因此在这些区域内会存在很大的寄生电阻。由于沟道电阻随着器件尺寸的变小会逐渐变小，该寄生电阻在整个MOSFET等效电路的总电阻中所占比重越来越大。同时，由于金属栅极和源漏之间存在隔离侧墙，也会带来寄生电容。MOSFET结构中这些寄生的电阻电容会使得器件的RC延迟时间增大，降低器件开关速度，大大影响性能。因此，降低寄生电阻和栅极与源漏之间的寄生电容是减小RC延迟的关键。
一种传统的解决方法是尽可能地对源漏重掺杂，以减小电阻率从而减小寄生电阻。但是，由于固溶度极限以及抑制短沟道效应所需的浅掺杂结构，提高源漏掺杂浓度变得不再实际。
同时，栅极和源漏之间的电容虽然也可以通过减小隔离侧墙宽度大幅减小甚至于消除，但是当前的Salicide工艺需要隔离侧墙作为掩模形成金属硅化物，隔离侧墙必须具有一定厚度，故寄生电容的减小是有局限的。
因此，传统的MOSFET由于隔离侧墙和接触孔之间的间距而具有较大的寄生电阻、电容，从而导致极大的RC延迟，器件性能大幅下降。
发明内容
因此，本发明的目的在于减小源漏串联电阻以及栅极和源漏之间的寄生电容，从而有效降低RC延迟。
本发明提供了一种半导体器件，包括：
衬底；
栅极堆叠结构，位于衬底上；
源漏区，位于栅极堆叠的两侧且嵌入衬底中；
外延生长的金属硅化物，位于源漏区上；
其特征在于：
外延生长的超薄金属硅化物直接与栅极堆叠结构控制的沟道区接触。
其中，源漏区为轻掺杂源漏结构。栅极堆叠结构包括高k栅介电材料层和栅极金属层，高k栅介电材料层不仅位于栅极金属层下方，还位于栅极金属层的侧面周围。其中，还包括层间介质层与金属接触结构，层间介质层位于外延生长的金属硅化物上以及栅极堆叠结构周围，金属接触结构位于层间介质层中且与外延生长的金属硅化物电连接，金属接触结构包括接触沟槽埋层以及填充金属层。接触沟槽埋层的材质包括TiN、Ti、TaN或Ta中的任一种或组合，填充金属层的材质包括W、Cu、TiAl或Al中的任一种或组合。外延生长的超薄金属硅化物的厚度为1至15nm，外延生长的超薄金属硅化物的材质是NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1。
本发明还提供了一种半导体器件的制造方法，包括：
在衬底上形成虚拟栅极以及虚拟栅极周围的牺牲侧墙；
在虚拟栅极两侧嵌入衬底中形成源漏区；
去除牺牲侧墙；
在源漏区上形成外延生长的超薄金属硅化物，外延生长的超薄金属硅化物直接与虚拟栅极下方的沟道区接触；
去除虚拟栅极；
形成栅极堆叠结构。
其中，虚拟栅极为氧化物，例如是氧化硅特别是二氧化硅，牺牲侧墙为锗，锗化硅或其他材料。通过湿法刻蚀去除牺牲侧墙，刻蚀液仅刻蚀牺牲侧墙而不刻蚀虚拟栅极以及硅衬底，刻蚀液为双氧水、双氧水与硫酸或其他化学溶液。
其中，形成外延生长的超薄金属硅化物的步骤包括，在衬底、源漏区以及虚拟栅极上沉积金属薄层，进行第一退火形成外延生长的超薄金属硅化物并剥除未反应的金属薄层，第一退火温度为500到850℃。金属薄层的材质包括钴、镍、镍铂合金、镍钴合金或者镍铂钴三元合金，其厚度小于等于5nm。外延生长的超薄金属硅化物材质是NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1。通过离子注入形成轻掺杂源漏结构的源漏区。
其中，形成栅极堆叠结构的步骤包括，沉积高k栅介电材料层，进行第二退火，第二退火温度为600到850℃，再沉积栅极金属层。
依照本发明制造的新型MOSFET，无需使用隔离侧墙作为硅化物自对准工艺的掩模，因而消除了栅极与源漏之间的寄生电容，并且外延生长的超薄金属硅化物直接与栅极控制下的沟道接触，因此减小了寄生电阻，减小的寄生电阻电容大大降低了RC延迟，使得MOSFET器件开关性能达到大幅提升。此外，由于合理选择金属薄层的材质厚度以及第一退火温度，使得生成的外延生长的超薄金属硅化物具有良好的热稳定性，能够经受为了提高高k栅材料性能进行的高温第二退火，进一步提升了器件的性能。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1显示了现有技术的小尺寸MOSFET的剖面示意图；以及
图2至10显示了依照本发明的消除了隔离侧墙的MOSFET的制作方法的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效减小RC延迟的新型半导体器件结构及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
首先，采用常用工艺形成轻掺杂源漏(LDD)结构。如图2所示为LDD结构的剖面示意图。在具有浅沟槽隔离(STI)101的Si衬底100上沉积厚的氧化物例如氧化硅特别是二氧化硅(SiO2)层，刻蚀形成虚拟栅极102。用虚拟栅极102作为掩模进行第一离子注入，在衬底100中虚拟栅极102两侧形成掺杂浓度较低的源漏区。沉积牺牲层，其材质可为锗(Ge)，锗化硅(SiGe)或其他材料，刻蚀形成留在虚拟栅极102周围的牺牲侧墙103。用牺牲侧墙103作为掩模进行第二离子注入，在衬底100中牺牲侧墙103两侧形成掺杂浓度较高的源漏区。退火以激活掺杂离子，最终形成LDD的源漏区104。
其次，去除牺牲侧墙。如图3所示，采用湿法刻蚀去除材质为锗(Ge)、锗化硅(SiGe)或其他材料的牺牲侧墙103，留下LDD 104上方的虚拟栅极102。湿法刻蚀的刻蚀液可以是任何能刻蚀锗(Ge)、锗化硅(SiGe)或其他材料的侧墙但是不会刻蚀以氧化物例如是氧化硅特别是二氧化硅(SiO2)为材质的虚拟栅极102的化学试剂，例如双氧水(H2O2)、双氧水与硫酸(H2SO4)或其他化学溶液等等。
再次，沉积金属薄层。如图4所示，在整个结构也即衬底100、STI101、LDD 104以及虚拟栅极102上沉积用于形成外延生长的超薄金属硅化物的金属薄层105。金属薄层105的材质可以是钴(Co)、镍(Ni)、镍铂合金(Ni-Pt，其中Pt含量小于等于8％)或镍钴合金(Ni-Co，其中Co含量小于等于10％)，或者是镍铂钴三元合金，其厚度可以小于5nm优选地小于等于4nm。具体地，金属薄层105可以是厚度小于5nm的Co、厚度小于等于4nm的Ni、厚度小于等于4nm的Ni-Pt或厚度小于等于4nm的Ni-Co。
然后，退火形成外延生长的超薄金属硅化物并剥除未反应的金属薄层。如图5所示，在500至850℃下进行第一退火，沉积的金属薄层105与LDD 104的硅反应而形成外延生长的超薄金属硅化物，剥除未反应的金属薄层105的那部分，在LDD 104上虚拟栅极102两侧留下超薄的外延生长的超薄金属硅化物106。由图5中可以得知，超薄金属硅化物106与虚拟栅极102下方的沟道区直接接触，具体地，也即超薄的金属硅化物106与衬底100中沟道区的界面与虚拟栅极102的侧面平行，并优选地共面。外延生成的超薄金属硅化物106依照金属薄层105材质不同而相应的可以是NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1。外延生长的超薄金属硅化物106厚度为1至15nm。值得注意的是，外延生长的超薄金属硅化物106的过程中进行的较高温的第一退火，除了促使金属薄层105与LDD 104中的Si反应之外，还消除了LDD 104表面层中缺陷导致的非本征表面态，因此抑制了自对准镍基硅化物工艺通常具有的钉扎效应(pipingeffect)。此外，由于合理控制了金属薄层105的材质以及厚度，并采用了较高温的第一退火，因此形成的外延生长的超薄金属硅化物106可以经受后续工艺中为了提高高k栅介质性能而进行的高温第二退火。
接着，沉积并平坦化层间介质层107。如图6所示，采用常用工艺沉积厚的介质材料层，材料优选为氮化物，例如氮化硅。采用化学机械抛光(CMP)对介质材料层进行平坦化，直至露出虚拟栅极102，最终形成层间介质层107。
随后，去除虚拟栅极102。如图7所示，采用常用的湿法或干法刻蚀工艺，去除SiO2的虚拟栅极102，在层间介质层107中留下栅极孔108。
然后，形成栅极堆叠结构。如图8所示，在栅极孔108中以及层间介质层107上沉积高k栅介电材料层109并在600至850℃温度下进行第二退火，以修复高k栅介电材料中的缺陷从而改善可靠性。在高k栅介电材料层109上沉积栅极金属层110。高k栅介电材料层109和栅极金属层110构成栅极堆叠结构，其中高k栅介电材料层109不仅位于栅极金属层110下方，还位于其侧面周围。
接着，平坦化栅极堆叠结构。如图9所示，采用CMP平坦化栅极堆叠结构，直至露出层间介质层107。
最后，形成源漏接触孔。如图10所示，在层间介质层107中光刻并刻蚀后形成接触孔直达外延生长的超薄金属硅化物106，在接触孔中以及层间介质层107上依次填充薄的接触沟槽埋层111(未示出)以及厚的填充金属层112，CMP平坦化接触沟槽埋层111以及填充金属层112直至露出层间介质层107和栅极金属层110。接触沟槽埋层111的材质可为TiN、Ti、TaN或Ta，其作用是增强填充金属层112与外延生长的超薄金属硅化物106之间的粘合力并阻挡杂质扩散。填充金属层112的材质可为W、Cu、TiAl或Al，材质选择依照整体电路连线布局的需要，优先选用导电性能良好的材料。
依照本发明的如上所述的制造方法形成的新型MOSFET器件结构如图10所示。Si衬底100中具有浅沟槽隔离(STI)101；衬底100中STI101之间的有源区内形成有LDD的源漏区104；衬底100上形成的栅极堆叠结构位于LDD 104之间，栅极堆叠结构包括高k栅介电材料层109和栅极金属层110，其中高k栅介电材料层109不仅位于栅极金属层110下方，还位于其侧面周围；LDD 104上具有超薄的外延生长的超薄金属硅化物106，外延生长的超薄金属硅化物106直接与高k栅介电材料层109接触，并直接与栅极堆叠结构控制下的沟道区接触，减小了寄生电阻。由图中可以得知，超薄金属硅化物106与栅极堆叠结构下方的沟道区直接接触，具体地，也即超薄的金属硅化物106与衬底100中沟道区的界面与高k栅介电材料层109的侧面平行，并优选地共面。外延生长的超薄金属硅化物106材质可以是NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1；外延生长的超薄金属硅化物106上以及高k栅介电材料层109周围具有层间介质层107；金属接触结构贯穿层间介质层107，与外延生长的超薄金属硅化物106电连接，包括接触沟槽埋层111以及填充金属层112，接触沟槽埋层111的材质可为TiN、Ti、TaN或Ta，填充金属层112的材质可为W、Cu、TiAl或Al。
依照本发明制造的新型MOSFET，无需使用隔离侧墙作为硅化物自对准工艺的掩模，因而消除了栅极与源漏之间的寄生电容，并且外延生长的超薄金属硅化物直接与栅极控制下的沟道区接触，因此减小了寄生电阻，减小的寄生电阻电容大大降低了RC延迟，使得MOSFET器件开关性能达到大幅提升。此外，由于合理选择金属薄层的材质厚度以及第一退火温度，使得生成的外延生长的超薄金属硅化物具有良好的热稳定性，能够经受为了提高高k栅材料性能进行的高温第二退火，进一步提升了器件的性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (18)
1.一种半导体器件，包括：
衬底；
栅极堆叠结构，位于所述衬底上；
源漏区，位于所述栅堆叠的两侧且嵌入所述衬底中；
外延生长的金属硅化物，位于所述源漏区上；
其特征在于：
所述外延生长的金属硅化物直接与所述栅极堆叠结构控制的沟道区接触。
2.如权利要求1所述的半导体器件，其中，所述源漏区为轻掺杂源漏结构。
3.如权利要求1所述的半导体器件，其中，所述栅极堆叠结构包括高k栅介电材料层和栅极金属层，所述高k栅介电材料层不仅位于所述栅极金属层下方，还位于所述栅极金属层的侧面周围。
4.如权利要求1所述的半导体器件，其中，还包括层间介质层与金属接触结构，所述层间介质层位于所述外延生长的金属硅化物上以及所述栅极堆叠结构周围，所述金属接触结构位于所述层间介质层中且与所述外延生长的金属硅化物电连接，所述金属接触结构包括接触沟槽埋层以及填充金属层。
5.如权利要求4所述的半导体器件，其中，所述接触沟槽埋层的材质包括TiN、Ti、TaN或Ta中的任一种或组合，所述填充金属层的材质包括W、Cu、TiAl或Al中的任一种或组合。
6.如权利要求1所述的半导体器件，其中，所述外延生长的金属硅化物的厚度为1至15nm，所述外延生长的金属硅化物的材质是NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1。
7.一种半导体器件的制造方法，包括：
在衬底上形成虚拟栅极以及所述虚拟栅极两侧的牺牲侧墙；
在所述虚拟栅极两侧利用牺牲侧墙形成源漏区；
去除所述牺牲侧墙；
沉积一层金属薄层；
所述源漏区上形成外延生长的金属硅化物，所述外延生长的金属硅化物直接与所述虚拟栅极控制下的沟道区接触；
去除所述虚拟栅极；
形成栅极堆叠结构。
8.如权利要求7所述的半导体器件的制造方法，其中，所述虚拟栅极为氧化物，所述牺牲侧墙为锗，锗化硅或其他材料。
9.如权利要求7所述的半导体器件的制造方法，其中，通过湿法刻蚀去除所述牺牲侧墙，所述湿法刻蚀的刻蚀液仅刻蚀牺牲侧墙而不刻蚀虚拟栅极以及硅衬底。
10.如权利要求9所述的半导体器件的制造方法，其中，所述刻蚀液为双氧水、双氧水与硫酸的混合溶液。
11.如权利要求7所述的半导体器件的制造方法，其中，形成外延生长的金属硅化物的步骤包括，在所述衬底、所述源漏区以及所述虚拟栅极上沉积金属薄层，进行第一退火形成外延生长的金属硅化物并剥除未反应的所述金属薄层，所述第一退火温度为500到850℃。
12.如权利要求11所述的半导体器件的制造方法，其中，所述金属薄层的材质包括钴、镍、镍铂合金、镍钴合金或者镍铂钴三元合金，其厚度小于等于5nm。
13.如权利要求7所述的半导体器件的制造方法，其中外延生长的金属硅化物材质是NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1，厚度为1至15nm。
14.如权利要求7所述的半导体器件的制造方法，其中，通过离子注入形成轻掺杂源漏结构的源漏区。
15.如权利要求7所述的半导体器件的制造方法，其中，形成栅极堆叠结构的步骤包括，沉积高k栅介电材料层，进行第二退火，所述第二退火温度为600到850℃，再沉积栅极金属层。
16.如权利要求7所述的半导体器件的制造方法，还包括，去除所述虚拟栅极之前在所述外延生长的金属硅化物上形成层间介质层，以及形成所述栅极堆叠结构之后形成金属接触，其中，所述层间介质层位于所述外延生长的金属硅化物上以及所述栅极堆叠结构周围，所述金属接触结构位于所述层间介质层中且与所述外延生长的金属硅化物电连接。
17.如权利要求16所述的半导体器件的制造方法，其中，所述金属接触结构包括接触沟槽埋层以及填充金属层。
18.如权利要求16所述的半导体器件，其中，所述接触沟槽埋层的材质包括TiN、Ti、TaN或Ta中的任一种或组合，所述填充金属层的材质包括W、Cu、TiAl或Al中的任一种或组合。
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