WO2014089814A1 - 一种半导体器件及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 128
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 216
- 239000002184 metal Substances 0.000 claims abstract description 216
- 239000000463 material Substances 0.000 claims abstract description 22
- 239000000126 substance Substances 0.000 claims abstract description 8
- 239000000203 mixture Substances 0.000 claims description 96
- 229910052710 silicon Inorganic materials 0.000 claims description 94
- 239000010703 silicon Substances 0.000 claims description 94
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 87
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 81
- 229910021332 silicide Inorganic materials 0.000 claims description 52
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 52
- 238000010438 heat treatment Methods 0.000 claims description 33
- 238000000151 deposition Methods 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 23
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 16
- 238000000137 annealing Methods 0.000 claims description 16
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 11
- 239000010937 tungsten Substances 0.000 claims description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 10
- 229910052759 nickel Inorganic materials 0.000 claims description 8
- 229910052697 platinum Inorganic materials 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 3
- 238000011049 filling Methods 0.000 abstract description 9
- 230000004888 barrier function Effects 0.000 abstract description 7
- 239000004020 conductor Substances 0.000 abstract description 3
- 150000001875 compounds Chemical class 0.000 abstract 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 71
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 230000000717 retained effect Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- ZONODCCBXBRQEZ-UHFFFAOYSA-N platinum tungsten Chemical compound [W].[Pt] ZONODCCBXBRQEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- DZKDPOPGYFUOGI-UHFFFAOYSA-N tungsten dioxide Inorganic materials O=[W]=O DZKDPOPGYFUOGI-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
一种半导体器件及其制备方法,在晶体管的源极(302)和漏极(303)上形成金属半导体化合物接触区(304),同时在绝缘介质层(306)中的对应于源极和漏极位置的通孔(307)内,形成金属半导体化合物(312),将源极和漏极引出。由于通孔内的填充材料与源极和漏极接触区的材料都为金属半导体化合物,可以使通孔内的填充材料与源极和漏极接触区之间的接触电阻较小;可以使得通孔内的物质本身的电阻较小;可以使通孔内的导电材料与绝缘介质层之间具有良好的界面和粘附性,既不破坏介质层材料的结构、又不需要在通孔内的填充材料和绝缘介质层间形成阻挡层。
Description
一种半导体器件及其制备方法 技术领域 本发明涉及半导体领域, 特别涉及一种半导体器件及其制备方法。
背景技术
随着半导体工业朝着更小、 速度更快的器件发展, 半导体器件的特征横 向尺寸如栅长和深度如源 /漏区结深逐渐减小, 器件的工作速度也越来越快。 为了抑制短沟道效应, 要求源 /漏以及源 /漏极扩展区相应地变浅, 当前工艺 水平要求半导体器件的源 /漏极结的深度小于 30纳米, 未来技术节点器件的 超浅结的深度会小于 15纳米。 在半导体器件的后道(Back-end of Line, 简称 "BEOL" ) 制程中, 需 要通过在通孔(Via )中填充金属如钨等把源极和漏极引出, 以进行后续的连 接各个器件的金属互连。 如本领域众所周知的, 该通孔作为连接后道金属层 如铜等和器件源 /漏及栅电极之间的电气通路,通常通过在介电层中蚀刻开口 和沟槽并用金属填充开口和沟槽来形成。 随着半导体器件的尺寸越来越小, 该通孔也越来越小, 而且通孔里的金属沿电流方向的长度与垂直于电流方向 的横截面积之比会变大, 从而导致通孔内金属本身的电阻变大; 另外, 还需 要通孔内的金属与介质层的二氧化硅的界面良好, 具有好的粘附性, 而又不 破坏二氧化硅的结构; 此外, 通孔内的金属与源极和 /或漏极的金属硅化物之 间的接触电阻也会变大; 由于通孔内金属本身的电阻和接触电阻变大, 会影 响器件的工作效率。 此外, 由于通孔的尺寸越来越小, 其高宽比变大, 在通 孔中填充金属变的越来越难, 而且填充一致性也遇到了挑战。 为了使通孔内的金属本身的电阻和接触电阻尽量小、 保证在高高宽比的
通孔中填充的一致性, 一般选择低电阻率的金属材料如钨来填充通孔, 但钨 与二氧化硅介质层或源极和 /或漏极的硅化物直接接触会破坏二氧化硅或者 硅化物, 甚至会与硅化物之下的硅发生反应。 因此, 考虑在钨与二氧化硅或 者硅化物之间增加阻挡层, 比如, 阻挡层可以为氮化钛(TiN ) , 但该阻挡 层的电阻率比钨大; 由于增加了阻挡层, 通孔中的钨会变少, 会使通孔内金 属的电阻率进一步变大, 从而使通孔内的电阻变大。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法, 使得通孔内物质 本身的电阻、通孔内物质与源极和漏极处的接触区之间的接触电阻均尽量小。 为解决上述技术问题, 本发明的实施方式提供了一种半导体器件的制备 方法, 包含以下步驟:
A. 在至少一个晶体管上覆盖绝缘层; 其中, 在每一个晶体管的源极和 漏极形成金属硅化物接触区;
B. 对所述绝缘层进行刻蚀, 在所述晶体管的源极和漏极的金属硅化物 接触区上形成通孔;
C. 在所述通孔内形成金属半导体混合物, 将所述晶体管的源极和漏极 引出。 本发明的实施方式还提供了一种半导体器件, 包含: 至少一个晶体管和 位于所述晶体管之上的绝缘层; 所述晶体管的源极和漏极具有金属硅化物接触区; 在所述绝缘层中, 对应于所述晶体管的源极和漏极的金属硅化物接触区 的位置具有通孔, 所述通孔内形成有金属半导体混合物, 用于将所述晶体管 的源极和漏极引出。
本发明实施方式相对于现有技术而言, 通过在对应于晶体管的源极和漏 极的金属硅化物接触区的位置上的绝缘介质层中形成通孔, 并在通孔内填充 金属半导体混合物, 将晶体管的源极和漏极引出。 由于金属半导体混合物的 电阻率较低, 因此可以使得通孔内物质本身的电阻尽量小; 而且, 由于通孔 内的填充材料与源极和漏极处的接触区的材料均为金属半导体混合物, 因此 可以使通孔内物质与源极和漏极处的接触区之间的接触电阻尽量小。 此外, 由于通孔内填充的是金属半导体混合物, 使得通孔内的导电材料与绝缘层的 介质材料之间具有良好的界面, 以及良好的粘附性, 又不破坏介质层材料的 结构, 因此也无需在通孔内的填充材料和绝缘介质层之间形成阻挡层。 另外, 可以通过以下方式在所述通孔内形成金属半导体混合物:
C1-1. 在所述通孔内, 淀积一层硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe 的叠层结构;
C1-2. 在所述硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构之上, 淀积金属层;
C1-3. 将所述淀积了金属层的晶体管放置在微波加热设备的腔体内, 进 行加热退火, 得到金属半导体混合物; 所述微波加热设备的腔体在加热时采 用多模态和多频率的电磁波;
C1-4. 进行化学机械抛光 CMP, 去除所述通孔外的金属层及金属半导体 混合物, 保留所述通孔内形成的金属半导体混合物。 通过上述方式在通孔内形成金属半导体混合物,其工艺简单, 易于实现, 从而降低生产成本。 另外, 还可以通过以下方式在所述通孔内形成金属半导体混合物:
C2-1. 在所述通孔的内壁淀积金属薄层;
C2-2. 在所述金属薄层之上淀积一层硅、 锗硅 SiGe、 或者硅和锗硅
Si/SiGe的叠层结构;
C2-3. 将所述淀积了金属层的晶体管放置在微波加热设备的腔体内, 进 行加热退火, 得到金属半导体混合物; 所述微波加热设备的腔体在加热时采 用多模态和多频率的电磁波;
C2-4. 进行 CMP, 去除通孔外的金属层及金属半导体混合物, 保留所述 通孔内形成的金属半导体混合物。
或者, 还可以通过以下方式在所述通孔内形成金属半导体混合物:
C3-1. 在所述通孔的内壁淀积金属薄层;
C3-2.在所述金属薄层之上淀积一层硅、锗硅 SiGe、或者硅和锗硅 Si/SiGe 的叠层结构;
C3-3.进行 CMP, 将所述通孔外的金属、 硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构去除;
C3-4. 将所述进行 CMP之后的晶体管放置在微波加热设备的腔体内,进 行加热退火, 在所述通孔内形成金属半导体混合物; 所述微波加热设备的腔 体在加热时采用多模态和多频率的电磁波。 通过上述方式在通孔内形成金属半导体混合物, 可以使金属均勾地渗透 到硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构中, 从而使通孔内的金 属半导体混合物的电阻尽量小。
另外, 在所述步驟 C2-2之后, 在所述步驟 C2-3之前, 还可以在所述硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构之上, 淀积金属层。
或者, 在所述步驟 C3-3之后, 在所述步驟 C3-4之前, 还包含以下步驟: 在所述硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构之上, 淀积金 属层;
在所述步驟 C3-4之后, 还包含以下步驟: 进行 CMP, 去除通孔外的金属层, 保留所述通孔内形成的金属半导体混 合物。 通过上述方式在通孔内形成金属半导体混合物, 可以使金属从四面向中 间的硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构扩散, 使金属进一步 渗透到硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构中, 使通孔内的金 属半导体混合物更均勾, 从而使通孔内的金属半导体混合物的电阻尽量小。 另外, 所述通孔内的金属半导体混合物包含金属硅化物; 其中, 所述晶 体管源极和漏极的金属硅化物与所述通孔内的金属硅化物的种类相同或不 同。 可以扩大在通孔内形成金属半导体混合物时可使用的金属的选择范围, 可以根据实际需要选择金属来制备金属半导体混合物, 使通孔内的金属半导 体混合物的电阻, 以及通孔内金属半导体混合物与源漏极的金属硅化物的接 触电阻均尽量小, 应用更加灵活。
附图说明
图 1是根据本发明第一实施方式的半导体器件的制备方法的流程图; 图 2是根据本发明第一实施方式的在通孔内形成金属半导体混合物的流 程图;
图 3A至图 3E是根据本发明第一实施方式的在通孔内形成金属半导体混 合物的各步驟对应的结构剖面示意图; 图 4 A至图 4C根据本发明第二实施方式的在通孔内形成金属半导体混合 物的各步驟对应的结构剖面示意图; 图 5是根据本发明第三实施方式的在通孔内形成金属半导体混合物的结 构剖面示意图。
具体实施方式 为使本发明的目的、 技术方案和优点更加清楚, 下面将结合附图对本发 明的各实施方式进行详细的阐述。 然而, 本领域的普通技术人员可以理解, 在本发明各实施方式中, 为了使读者更好地理解本申请而提出了许多技术细 节。但是, 即使没有这些技术细节和基于以下各实施方式的种种变化和修改, 也可以实现本申请各权利要求所要求保护的技术方案。 本发明的第一实施方式涉及一种半导体器件的制备方法, 其流程如图 1 所示, 具体步驟如下: 步驟 S101 , 制备至少一个晶体管; 步驟 S102, 在晶体管的源极和漏极形成金属硅化物接触区; 步驟 S103 , 在晶体管上覆盖绝缘层, 并对绝缘层进行刻蚀, 在晶体管的 源极和漏极的金属硅化物接触区上形成通孔; 在步驟 S101至 S103中, 本实施方式采用沉积、 刻蚀、 离子注入、 退火 等制备半导体器件的技术制备晶体管、 晶体管的源极和漏极处的接触区、 绝 缘层和通孔, 与现有技术相同, 在此不再赘述。 在步驟 103之后, 将得到如图 3A所示的结构, 图中 300为两个晶体管 之间的浅沟道隔离 ( Shallow trench isolation , 简称 "STI" ) , 301为基底, 302为源极, 303为漏极, 304为源极金属硅化物接触区, 305为漏极金属硅 化物接触区, 306为绝缘层, 307为对应于源极金属硅化物接触区的通孔, 308 为对应于漏极金属硅化物接触区的通孔。 步驟 S104, 在通孔内形成金属半导体混合物, 将晶体管的源极和漏极引 出。 本实施方式在通孔内形成金属半导体混合物的具体方法的流程如图 2所
示, 图 3A至 3E是各步驟对应的结构剖面示意图, 以下结合图 2、 图 3A至 图 3E具体说明本实施方式在通孔内形成金属半导体混合物的方法。 步驟 S201 , 在通孔内, 淀积一层半导体材料, 比如, 硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构。
在本步驟中, 在通孔(比如, 307和 308 ) 中, 淀积一层硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构, 如图 3B中 309和 310所示, 可以采用常 见的淀积方法来制备, 比如说, 等离子体增强化学气相沉积 (PECVD ) 法、 物理气相沉积 (PVD)法、 原子层沉积(ALD ) 法等。 其中, 硅可以为非晶硅、 多晶硅。
步驟 S202, 在硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构之上, 淀积金属层, 如图 3C中 311所示, 在本实施方式中, 可以采用物理气相沉 积 (PVD ) 法制备金属层。 其中, 所使用的金属可以为镍、 钴、 钛、 铂、 钨 中的任一种或者任意组合的混合物。优选的金属为镍或者镍和铂钨的混合物。 步驟 S203 , 将淀积了金属层的晶体管放置在微波加热设备的腔体内, 进 行加热退火, 得到金属半导体混合物, 如图 3D中 312和 313所示。 在本实施方式中, 采用微波退火技术, 可以在较低的低温下实现金属向 硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构的扩散, 可以减小退火对 高 K栅介质 /金属栅电极的影响。此外,微波加热设备的腔体在加热时采用多 模态和多频率的电磁波, 微波频率在 1.5GHz至 20GHz之间, 加热时长为 1 至 30分钟。
具体地说, 将欲进行退火的晶体管放入微波退火设备的微波腔体内, 根 据被加热的金属的特性, 控制微波腔体内的气体压力、 气氛种类及密度、 微 波频率、 微波模态等, 进行微波退火。 可以采用比如德士通科技 ( DSG technologies ) 的微波加热设备 Axoml50/Axom300, 在需要退火时, 将欲进 行退火的晶体管放入微波退火设备的微波腔体内, 通过该设备的人机交互界
面输入控制参数之后, 开启设备即可完成微波退火, 操作简单。 此外, 值得 说明的是, 该微波加热设备 Axoml50/Axom300在进行微波加热时, 微波电 磁波在 5.8GHz附近呈高斯分布,可以以 30Hz-50Hz的间隔进行多频率加热, 同时在腔体里面这些不同频率的微波同时具有多模态(multi-mode ) 的特征, 这样可以保证微波能量在腔体内部分布的均勾性和一致性, 进一步导致对晶 体管加热时的均勾性和一致性。
步驟 S204, 进行化学机械抛光(CMP ) , 去除通孔外的金属层及金属半 导体混合物, 保留通孔内形成的金属半导体混合物, 去除图 3D中的 311 即 可得到通孔内形成的金属半导体混合物, 如图 3E所示。
此外, 值得一提的是, 在步驟 S201之后, 步驟 S202之前, 还可以进行 CMP, 去除通孔以外的硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构, 也就是说, 只保留通孔内的硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结 构。
在通孔内形成了金属半导体混合物, 将晶体管的源极和漏极引出之后, 执行步驟 S105 , 进行后段制程 (BEOL ) 的布线, 封装, 即可得到半导体器 件。
此外,值得说明的是,本实施方式采用的绝缘层材料为低介电常数材料, 如常见的 Si02, 既可使得通孔内的金属半导体混合物与 Si02具有良好的界 面, 和良好的粘附性, 又不破坏 Si02的结构, 无需因为通孔内的金属半导体 混合物而选用特殊材料。 与现有技术相比, 本实施方式通过在对应于晶体管的源极和漏极的金属 硅化物接触区的位置上的绝缘介质层中形成通孔, 并在通孔内填充金属半导 体混合物, 将晶体管的源极和漏极引出。 由于金属半导体混合物的电阻率较 低, 因此可以使得通孔内物质本身的电阻尽量小; 而且, 由于通孔内的填充 材料与源极和漏极处的接触区的材料均为金属半导体混合物, 因此可以使通
孔内物质与源极和漏极的金属半导体混合物之间的接触电阻尽量小。 此外, 由于通孔内填充的是金属半导体混合物, 使得通孔内的导电材料与绝缘层的 介质材料之间具有良好的界面, 以及良好的粘附性, 又不破坏介质层材料的 结构, 因此也无需在通孔内的填充材料和绝缘介质层之间形成阻挡层。 本发明的第二实施方式涉及一种半导体器件的制备方法。 第二实施方式 与第一实施方式大致相同, 主要区别之处在于: 在第一实施方式中, 在通孔 内形成金属半导体混合物时, 先在通孔内淀积硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构, 然后在硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结 构之上淀积金属层。 通过金属与硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠 层结构发生反应, 在通孔内形成金属半导体混合物, 包含: 金属硅化物、 金 属锗化物、 或者金属锗硅化物中的任意一种或混合物。 而在本发明第二实施 方式中, 在通孔内形成金属半导体混合物时, 先在通孔内淀积金属薄层, 然 后在金属薄层之上淀积硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构, 通过金属与硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构发生反应, 在 通孔内形成金属半导体混合物。 具体地说, 在步驟 103之后将得到如图 3A的晶体管结构, 然后通过以 下方式在通孔内形成金属半导体混合物: 首先,在通孔 307和 308内淀积一层金属薄层,如图 4A中的 409和 410 所示, 在本实施方式中, 可以采用物理气相沉积 (PVD ) 法制备金属层, 其 中, 所使用的金属可以为镍、 钴、 钛、 铂、 钨中的任一种或者任意组合的混 合物。 接着, 在金属薄层 409和 410之上, 淀积一层硅、 锗硅 SiGe、 或者硅和 锗硅 Si/SiGe的叠层结构, 如图 4B中 411和 412所示, 可以采用常见的淀积 方法来制备, 比如说, 等离子体增强化学气相沉积(PECVD ) 法、 物理气相 淀积 (PVD ) 、 低压化学气相淀积 (LPCVD ) 、 原子层沉积 (ALD ) 法等。
其中, 硅可以为非晶硅、 多晶硅。 然后, 将淀积了金属层的晶体管放置在微波加热设备的腔体内, 进行加 热退火, 即可得到金属半导体混合物, 如图 4C中 413和 414所示。 与第一 实施方式类似,微波加热设备的腔体在加热时采用多模态和多频率的电磁波, 微波频率在 1.5GHz至 20GHz之间, 加热时长为 1至 30分钟。 此外, 值得一提的是, 由于淀积金属层和硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构时, 不会只局限于通孔内, 不可避免会在通孔外形成一些 金属层和金属半导体混合物, 因此, 可以通过进行 CMP, 去除通孔外的金属 层及金属半导体混合物, 保留通孔内形成的金属半导体混合物。 或者, 也可 以在完成金属层和硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构的淀积 之后, 进行微波退火之前, 进行 CMP, 将通孔外的金属、 硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构去除。 本发明的第三实施方式涉及一种半导体器件的制备方法。 第三实施方式 在第二实施方式基础上做了进一步改进, 主要改进之处在于: 在通孔内形成 金属半导体混合物时, 先在通孔内淀积金属薄层, 然后在金属薄层之上淀积 硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构, 最后再淀积金属层, 使 得金属可以从四面向中间的硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结 构扩散, 在通孔内形成金属半导体混合物。 具体地说, 在金属薄层之上淀积硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe 的叠层结构之后, 在进行微波退火, 得到金属半导体混合物的步驟之前, 还 在硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构之上, 淀积金属层, 如 图 5中 512所示。 然后再将淀积了金属层的晶体管放置在微波加热设备的腔 体内, 进行加热退火, 得到金属半导体混合物; 接着进行 CMP, 去除通孔外 的金属层及金属半导体混合物, 保留通孔内形成的金属半导体混合物。 或者, 在完成金属层和硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结
构的淀积之后, 进行微波退火之前, 进行 CMP, 将通孔外的金属、 硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构去除, 接着在硅、 锗硅 SiGe、 或者 硅和锗硅 Si/SiGe的叠层结构之上, 淀积金属层。 然后再进行微波加热退火, 得到金属半导体混合物; 接着进行 CMP, 去除通孔外的金属层, 保留通孔内 形成的金属半导体混合物。 另外, 值得一提的是, 在上述各实施方式中, 通孔内的金属半导体混合 物包含金属硅化物, 晶体管源极和漏极的金属硅化物与通孔内的金属硅化物 的种类可以相同, 也可以不同。 也就是说, 在制备晶体管源极和漏极的金属 硅化物时选用的金属, 和在通孔内形成金属半导体混合物所使用的金属, 可 以相同, 也可以不同。 比如说, 在制备晶体管源极和漏极的金属硅化物时选 用铂, 那么在通孔内形成金属半导体混合物时可以选用铂, 也可以选用其他 金属, 比如镍、 钴、 钛等, 这样就扩大了在通孔内形成金属半导体混合物时 可使用的金属的选择范围, 可以根据实际需要选择金属来制备金属半导体混 合物, 使通孔内的金属半导体混合物的电阻, 以及与源漏极的金属硅化物的 接触电阻均尽量小, 应用更加灵活。 上面各种方法的步驟划分, 只是为了描述清楚, 实现时可以合并为一个 步驟或者对某些步驟进行拆分,分解为多个步驟, 只要包含相同的逻辑关系, 都在本专利的保护范围内。 本发明第四实施方式涉及一种半导体器件, 如图 3E所示, 包含: 至少 一个晶体管和位于晶体管之上的绝缘层 306; 晶体管的源极 302和漏极 303 具有金属硅化物接触区 304、 305; 在绝缘层 306中, 对应于晶体管的源极和 漏极的金属硅化物接触区的位置具有通孔, 通孔内形成有金属半导体混合物 312、 313 , 用于将晶体管的源极和漏极引出。 其中,金属半导体混合物由金属与硅、锗硅 SiGe、或者硅和锗硅 Si/SiGe 的叠层结构反应生成, 金属可以为镍、 钴、 钛、 铂、 钨中的任一种或者任意
组合的混合物, 硅可以为非晶硅、 多晶硅。 金属半导体混合物包含: 金属硅 化物、 金属锗化物或者金属锗硅化物中的任意一种或者混合物。
此外, 通孔内的金属半导体混合物包含金属硅化物, 晶体管源极和漏极 的金属硅化物与通孔内的金属硅化物的种类可以相同, 也可以不同。 本领域的普通技术人员可以理解, 上述各实施方式是实现本发明的具体 实施例, 而在实际应用中, 可以在形式上和细节上对其作各种改变, 而不偏 离本发明的精神和范围。
Claims
1. 一种半导体器件的制备方法, 其特征在于, 包含:
A. 在至少一个晶体管上覆盖绝缘层; 其中, 在每一个晶体管的源极和 漏极形成金属硅化物接触区;
B. 对所述绝缘层进行刻蚀, 在所述晶体管的源极和漏极的金属硅化物 接触区上形成通孔;
C. 在所述通孔内形成金属半导体混合物, 将所述晶体管的源极和漏极 引出。
2. 根据权利要求 1 所述的半导体器件的制备方法, 其特征在于, 在所 述步驟 C中, 包含以下子步驟:
C1-1. 在所述通孔内, 淀积一层硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe 的叠层结构;
C1-2. 在所述硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构之上, 淀积金属层;
C1-3. 将所述淀积了金属层的晶体管放置在微波加热设备的腔体内, 进 行加热退火, 得到金属半导体混合物; 所述微波加热设备的腔体在加热时采 用多模态和多频率的电磁波;
C1-4. 进行化学机械抛光 CMP,去除所述通孔外的金属层及金属半导体 混合物, 保留所述通孔内形成的金属半导体混合物。
3. 根据权利要求 2所述的半导体器件的制备方法, 其特征在于, 在所 述步驟 C1-1之后, 在所述步驟 C1-2之前, 还包含以下步驟: 进行 CMP, 去除所述通孔以外的硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe 的叠层结构。
4. 根据权利要求 1 所述的半导体器件的制备方法, 其特征在于, 在所 述步驟 C中, 包含以下子步驟:
C2-1. 在所述通孔的内壁淀积金属薄层;
C2-2. 在所述金属薄层之上淀积一层硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构;
C2-3. 将所述淀积了金属层的晶体管放置在微波加热设备的腔体内, 进 行加热退火, 得到金属半导体混合物; 所述微波加热设备的腔体在加热时采 用多模态和多频率的电磁波;
C2-4. 进行 CMP,去除通孔外的金属层及金属半导体混合物,保留所述 通孔内形成的金属半导体混合物。
5. 根据权利要求 4所述的半导体器件的制备方法, 其特征在于, 在所 述步驟 C2-2之后, 在所述步驟 C2-3之前, 还包含以下步驟: 在所述硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构之上, 淀积金 属层。
6. 根据权利要求 1 所述的半导体器件的制备方法, 其特征在于, 在所 述步驟 C中, 包含以下子步驟:
C3-1. 在所述通孔的内壁淀积金属薄层;
C3-2.在所述金属薄层之上淀积一层硅、锗硅 SiGe、或者硅和锗硅 Si/SiGe 的叠层结构;
C3-3.进行 CMP, 将所述通孔外的金属、 硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构去除;
C3-4. 将所述进行 CMP之后的晶体管放置在微波加热设备的腔体内, 进行加热退火, 在所述通孔内形成金属半导体混合物; 所述微波加热设备的 腔体在加热时采用多模态和多频率的电磁波。
7. 根据权利要求 6所述的半导体器件的制备方法, 其特征在于, 在所 述步驟 C3-3之后, 在所述步驟 C3-4之前, 还包含以下步驟: 在所述硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层结构之上, 淀积金 属层;
在所述步驟 C3-4之后, 还包含以下步驟: 进行 CMP, 去除通孔外的金属层, 保留所述通孔内形成的金属半导体 混合物。
8. 根据权利要求 1至 7任一项所述的半导体器件的制备方法, 其特征 在于, 所述通孔内的金属半导体混合物包含金属硅化物;
其中,所述晶体管源极和漏极的金属硅化物与所述通孔内的金属硅化物 的种类相同。
9. 根据权利要求 1至 7任一项所述的半导体器件的制备方法, 其特征 在于, 所述通孔内的金属半导体混合物包含金属硅化物; 其中,所述晶体管源极和漏极的金属硅化物与所述通孔内的金属硅化物 的种类不同。
10. 根据权利要求 1至 7任一项所述的半导体器件的制备方法, 其特征 在于, 所述绝缘层材料为低介电常数的材料。
11. 根据权利要求 10所述的半导体器件的制备方法, 其特征在于, 所 述绝缘层材料为二氧化硅。
12. 根据权利要求 1至 7任一项所述的半导体器件的制备方法, 其特征 在于,所述金属半导体混合物由金属与硅、锗硅 SiGe、或者硅和锗硅 Si/SiGe 的叠层结构反应生成; 其中, 所述金属为镍、 钴、 钛、 铂、 钨中的任一种或者任意组合的混合 物;
所述硅为非晶硅、 多晶硅。
13. 根据权利要求 1至 7任一项所述的半导体器件的制备方法, 其特征 在于, 在进行微波加热退火的过程中, 所述微波的频率在 1.5GHz至 20GHz 之间; 加热时长为 1至 30分钟。
14. 一种半导体器件, 包含至少一个晶体管、 位于所述晶体管之上的绝 缘层, 其特征在于,
所述晶体管的源极和漏极具有金属硅化物接触区; 在所述绝缘层中,对应于所述晶体管的源极和漏极的金属硅化物接触区 的位置具有通孔, 所述通孔内形成有金属半导体混合物, 用于从所述晶体管 的源极和漏极的金属硅化物接触区将所述晶体管的源极和漏极引出。
15. 根据权利要求 14所述的半导体器件, 其特征在于, 所述通孔内的 金属半导体混合物包含金属硅化物; 其中,所述晶体管源极和漏极的金属硅化物与所述通孔内的金属硅化物 的种类相同。
16. 根据权利要求 14所述的半导体器件, 其特征在于, 所述通孔内的 金属半导体混合物包含金属硅化物; 其中,所述晶体管源极和漏极的金属硅化物与所述通孔内的金属硅化物 的种类不同。
17. 根据权利要求 14至 16任一项所述的半导体器件, 其特征在于, 所 述金属半导体混合物由金属与硅、 锗硅 SiGe、 或者硅和锗硅 Si/SiGe的叠层 结构反应生成; 其中, 所述金属为镍、 钴、 钛、 铂、 钨中的任一种或者任意组合的混合 物; 所述硅为非晶硅、 多晶硅。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/704,614 US9385005B2 (en) | 2012-12-14 | 2012-12-14 | Semiconductor device and method of making |
PCT/CN2012/086614 WO2014089814A1 (zh) | 2012-12-14 | 2012-12-14 | 一种半导体器件及其制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2012/086614 WO2014089814A1 (zh) | 2012-12-14 | 2012-12-14 | 一种半导体器件及其制备方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2014089814A1 true WO2014089814A1 (zh) | 2014-06-19 |
Family
ID=50933724
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/CN2012/086614 WO2014089814A1 (zh) | 2012-12-14 | 2012-12-14 | 一种半导体器件及其制备方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9385005B2 (zh) |
WO (1) | WO2014089814A1 (zh) |
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- 2012-12-14 US US13/704,614 patent/US9385005B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US9385005B2 (en) | 2016-07-05 |
US20140252359A1 (en) | 2014-09-11 |
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Date | Code | Title | Description |
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WWE | Wipo information: entry into national phase |
Ref document number: 13704614 Country of ref document: US |
|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 12889816 Country of ref document: EP Kind code of ref document: A1 |
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NENP | Non-entry into the national phase |
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122 | Ep: pct application non-entry in european phase |
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