CN104851797A - 去除虚拟栅极残留的方法 - Google Patents
去除虚拟栅极残留的方法 Download PDFInfo
- Publication number
- CN104851797A CN104851797A CN201410051757.3A CN201410051757A CN104851797A CN 104851797 A CN104851797 A CN 104851797A CN 201410051757 A CN201410051757 A CN 201410051757A CN 104851797 A CN104851797 A CN 104851797A
- Authority
- CN
- China
- Prior art keywords
- dummy gate
- germanium
- exposed
- wet etching
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 58
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 23
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 238000001039 wet etching Methods 0.000 claims description 14
- 239000011513 prestressed concrete Substances 0.000 claims description 11
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 10
- 239000008367 deionised water Substances 0.000 claims description 9
- 229910021641 deionized water Inorganic materials 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910005793 GeO 2 Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910010038 TiAl Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002290 germanium Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提出了一种去除虚拟栅极残留的方法，包括：a.在衬底上形成栅极氧化物层；b.在所述栅极氧化物上沉积锗作为虚拟栅极；c.在所述虚拟栅极上形成器件结构并暴露该虚拟栅极的顶部；以及d.选择性地去除所暴露的虚拟栅极。本发明的方法可以不留任何残留地去除虚拟栅极。
Description
技术领域
本发明涉及一种半导体加工工艺，尤其涉及一种适用于后栅极工艺的去除虚拟栅极残留的方法。
背景技术
随着CMOS尺寸缩小至32nm或更小，开始广泛使用金属栅极代替传统的多晶硅栅极。一般，存在两种形成金属栅极的方法，一种称作先栅极工艺，另一种称作后栅极工艺。
当前，后栅极工艺被更多、更广泛地使用。这种工艺首先沉积多晶硅栅极作为虚拟栅极。接着，在源极/漏极处形成硅化物之后，通过干法蚀刻去除所形成的虚拟多晶硅栅极，然后再填充金属，从而形成上述金属栅极。
然而，根据现有技术的后栅极工艺，在干法蚀刻上述的虚拟栅极的过程中，部分多晶硅栅极残留会留存于沟槽的边角处。例如，图1示出了采用现有技术的后栅极工艺所形成的结构。在图1中，经干法蚀刻所形成的沟槽101的边角处会留有多晶硅的残留102。
这些残留的多晶硅栅极会不利地影响最终形成的器件的开启电压、降低振荡器频率并增加薄层电阻。
因此，业界亟需一种能够在后栅极工艺中避免产生不期望的多晶硅栅极残留的新技术。
发明内容
针对现有技术中的上述技术问题，本发明的发明人根据多年的研发经验开发出了一种新颖的去除虚拟栅极残留的方法。该方法尤其适用于后栅极工艺。
具体地，本发明提出了一种去除虚拟栅极残留的方法，包括：
a.在衬底上形成栅极氧化物层；
b.在所述栅极氧化物上沉积锗作为虚拟栅极；
c.在所述虚拟栅极上形成器件结构并暴露该虚拟栅极的顶部；以及
d.选择性地去除所暴露的虚拟栅极。
较佳地，在上述的方法中，在所述步骤b中，被沉积的锗是无定形锗或者无掺杂锗。
较佳地，在上述的方法中，在所述步骤b中，所述锗的沉积温度被控制于200℃至900℃之间。
较佳地，在上述的方法中，所述步骤d进一步包括：通过湿法蚀刻选择性地去除所暴露的虚拟栅极。
较佳地，在上述的方法中，所述步骤d进一步包括：对所暴露的虚拟栅极先进行干法蚀刻，然后进行湿法蚀刻。
较佳地，在上述的方法中，所述湿法蚀刻包括：利用H2O2或者O3溶液选择性地去除所暴露的虚拟栅极。
较佳地，在上述的方法中，所述H2O2或者O3溶于去离子水中。
较佳地，在上述的方法中，所述H2O2在所述去离子水中的浓度为10ppm至10%之间，或者所述O3在所述去离子水中的浓度为0.1ppm至100ppm之间。
较佳地，在上述的方法中，在所述步骤d中，所述湿法蚀刻的工艺温度在20℃至80℃之间。
较佳地，在上述的方法中，该方法适用于后栅极工艺。
本发明的方法可以有效去除锗构成的虚拟栅极，而不留任何残余。此外，在去除该虚拟栅极的同时，本发明的方法也不会不利地破坏已在虚拟栅极附近形成的器件结构。因此，本发明可以克服现有技术的工艺易于形成多晶硅栅极残留的不利因素，提高最终形成的器件的良率。
应当理解，本发明以上的一般性描述和以下的详细描述都是示例性和说明性的，并且旨在为如权利要求所述的本发明提供进一步的解释。
附图说明
包括附图是为提供对本发明进一步的理解，它们被收录并构成本申请的一部分，附图示出了本发明的实施例，并与本说明书一起起到解释本发明原理的作用。附图中：
图1示出了采用现有技术的后栅极工艺所形成的结构。
图2示出了根据本发明的去除虚拟栅极残留的方法的基本步骤的流程图。
图3a～图3c示出了利用本发明的方法的不同阶段的结构。
具体实施方式
现在将详细参考附图描述本发明的实施例。现在将详细参考本发明的优选实施例，其示例在附图中示出。在任何可能的情况下，在所有附图中将使用相同的标记来表示相同或相似的部分。此外，尽管本发明中所使用的术语是从公知公用的术语中选择的，但是本发明说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本发明。
图2示出了根据本发明的去除虚拟栅极残留的方法的基本步骤的流程图。如该图2所示，根据本发明的去除虚拟栅极残留的方法200主要可以包括以下几个步骤：
步骤201：在衬底（例如图3中的单晶硅衬底301）上形成栅极氧化物层（例如图3中的栅极氧化物层302）；
步骤202：在上述栅极氧化物上沉积锗作为虚拟栅极（例如图3中的虚拟栅极303）；
步骤203：在上述虚拟栅极上形成器件结构（例如该器件可以包括图3中的侧墙304、凹槽305、金属栅极306等等）并暴露该虚拟栅极的顶部；以及
步骤204：选择性地去除所暴露的虚拟栅极。
以下结合图3a-图3c来更详细地讨论本发明的具体实施方式。
图3a示出了经过图2所示的步骤201和步骤202之后所形成的结构的一个优选实施例。
首先，经步骤201，在单晶硅衬底301之上形成栅极氧化物层302。较佳地，该栅极氧化物层302用致密的氧化物来形成。例如，一般用高温氧化形成的SiO2，在32nm制程以下，栅极氧化物一般会选用高k材料如SiON、HfO2、La2O3、Al2O3等等，但本发明并不限于此。
接着，根据步骤202，在该栅极氧化物层302的上表面上进一步沉积锗，作为虚拟栅极303。例如，该被沉积的锗可以是无定形锗或者无掺杂锗。此外，在沉积锗的步骤中，锗的沉积温度优选被控制于200℃至900℃之间。
现在转到图3b。图3b所示的结构是在完成图2所示的步骤203之后所形成的。根据步骤203，在虚拟栅极303上形成器件结构并暴露该虚拟栅极303的顶部。例如，在图3b中，在虚拟栅极303上形成有侧墙304（例如该侧墙304可以是SiN侧墙）、凹槽305（例如该凹槽305可以由TiN或TaN构成）以及形成于凹槽305内的金属栅极306（例如该金属栅极306可以由Al或者TiAl构成）。从图中可以看出，此时，栅极氧化物层302的上表面上仍留有部分的虚拟栅极303。
转到图3c，图3c所示的结构是在完成了图2所示的步骤204之后所形成的。在图3b所示的结构的基础上选择性地去除所暴露的虚拟栅极303，从而在图3c所示的结构中，就会形成沟槽307。
根据本发明的一个优选实施例，在上述图2的方法200的步骤204中，可以仅通过湿法蚀刻选择性地去除所暴露的虚拟栅极303。
或者，根据本发明的另一优选实施例，在上述的步骤204中，也可以对所暴露的虚拟栅极303先进行干法蚀刻，然后进行湿法蚀刻。
特别是，该沟槽307中将不会残留有不期望的虚拟栅极303。这是因为，依照本发明，这两个优选实施例中所采用的湿法蚀刻可以进一步包括：利用H2O2或者O3溶液选择性地去除所暴露的虚拟栅极303。由于本发明中是用锗（Ge）（代替现有技术中广泛使用的多晶硅）构成虚拟栅极，且锗可以被H2O2或者O3氧化成GeO2且该GeO2可溶于水，因此采用本发明的方法就可以通过上述化学反应彻底去除沟槽307的边角处可能残留的虚拟栅极。
另，上述湿法蚀刻时所采用的H2O2或者O3溶液不会破坏铝、氮化物以及氧化物。因此，该H2O2或者O3溶液也就不会伤害到图3b所示的结构中在虚拟栅极303上已形成的侧墙304、凹槽305以及金属栅极306。
较佳地，上述H2O2或者O3溶于去离子水中。比如，在选用H2O2时，该H2O2在上述去离子水中的浓度优选为10ppm至10%之间。另一方面，在选用O3时，该O3在上述去离子水中的浓度优选为0.1ppm至100ppm之间。
此外，在上述的湿法蚀刻的过程中，湿法蚀刻的工艺温度优选在20℃至80℃之间。
综上所述，通过采用本发明的技术，可以在后栅极工艺或者其他相类似的工艺中有效去除由锗构成的虚拟栅极，而不留任何残余。因此，本发明可以克服现有技术的类似工艺易于形成多晶硅栅极残留的不利因素，提高最终形成的器件的良率。
本领域技术人员可显见，可对本发明的上述示例性实施例进行各种修改和变型而不偏离本发明的精神和范围。因此，旨在使本发明覆盖落在所附权利要求书及其等效技术方案范围内的对本发明的修改和变型。
Claims (10)
1.一种去除虚拟栅极残留的方法，包括：
a.在衬底上形成栅极氧化物层；
b.在所述栅极氧化物上沉积锗作为虚拟栅极；
c.在所述虚拟栅极上形成器件结构并暴露该虚拟栅极的顶部；以及
d.选择性地去除所暴露的虚拟栅极。
2.如权利要求1所述的方法，其特征在于，在所述步骤b中，被沉积的锗是无定形锗或者无掺杂锗。
3.如权利要求2所述的方法，其特征在于，在所述步骤b中，所述锗的沉积温度被控制于200℃至900℃之间。
4.如权利要求1所述的方法，其特征在于，所述步骤d进一步包括：通过湿法蚀刻选择性地去除所暴露的虚拟栅极。
5.如权利要求1所述的方法，其特征在于，所述步骤d进一步包括：对所暴露的虚拟栅极先进行干法蚀刻，然后进行湿法蚀刻。
6.如权利要求4或5所述的方法，其特征在于，所述湿法蚀刻包括：利用H2O2或者O3溶液选择性地去除所暴露的虚拟栅极。
7.如权利要求6所述的方法，其特征在于，所述H2O2或者O3溶于去离子水中。
8.如权利要求7所述的方法，其特征在于，所述H2O2在所述去离子水中的浓度为10ppm至10%之间，或者所述O3在所述去离子水中的浓度为0.1ppm至100ppm之间。
9.如权利要求8所述的方法，其特征在于，在所述步骤d中，所述湿法蚀刻的工艺温度在20℃至80℃之间。
10.如权利要求1所述的方法，其特征在于，该方法适用于后栅极工艺。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410051757.3A CN104851797A (zh) | 2014-02-14 | 2014-02-14 | 去除虚拟栅极残留的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410051757.3A CN104851797A (zh) | 2014-02-14 | 2014-02-14 | 去除虚拟栅极残留的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104851797A true CN104851797A (zh) | 2015-08-19 |
Family
ID=53851350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410051757.3A Pending CN104851797A (zh) | 2014-02-14 | 2014-02-14 | 去除虚拟栅极残留的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104851797A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6200866B1 (en) * | 1998-02-23 | 2001-03-13 | Sharp Laboratories Of America, Inc. | Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET |
| KR20020001014A (ko) * | 2000-06-23 | 2002-01-09 | 박종섭 | 반도체소자의 게이트전극 제조방법 |
| CN102487085A (zh) * | 2010-12-01 | 2012-06-06 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102760652A (zh) * | 2011-04-25 | 2012-10-31 | 中国科学院微电子研究所 | 半导体器件制造方法 |
-
2014
- 2014-02-14 CN CN201410051757.3A patent/CN104851797A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6200866B1 (en) * | 1998-02-23 | 2001-03-13 | Sharp Laboratories Of America, Inc. | Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET |
| KR20020001014A (ko) * | 2000-06-23 | 2002-01-09 | 박종섭 | 반도체소자의 게이트전극 제조방법 |
| CN102487085A (zh) * | 2010-12-01 | 2012-06-06 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102760652A (zh) * | 2011-04-25 | 2012-10-31 | 中国科学院微电子研究所 | 半导体器件制造方法 |
Non-Patent Citations (1)
| Title |
|---|
| 申少华 等: "《普通化学》", 31 August 2012 * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI646587B (zh) | 通過後閘極切割製程提高裝置性能的裝置及方法 | |
| US20150076624A1 (en) | Integrated circuits having smooth metal gates and methods for fabricating same | |
| US20160149038A1 (en) | Facet-free strained silicon transistor | |
| TW201013838A (en) | Method of forming finned semiconductor devices with trench isolation | |
| US9412641B1 (en) | FinFET having controlled dielectric region height | |
| US8921178B2 (en) | Semiconductor devices with self-aligned source drain contacts and methods for making the same | |
| US10818558B2 (en) | Semiconductor structure having trench and manufacturing method thereof | |
| TWI613763B (zh) | 用於製作含絕緣體上覆矽基材之嵌入式記憶體裝置之方法 | |
| US20150214330A1 (en) | Replacement low-k spacer | |
| JP6173083B2 (ja) | 電界効果半導体デバイスを製造する方法 | |
| CN107230727A (zh) | 制作半导体元件的方法 | |
| CN104517902A (zh) | 简化的先栅极hkmg制造流程 | |
| JP2017504205A5 (zh) | ||
| US10181420B2 (en) | Devices with chamfer-less vias multi-patterning and methods for forming chamfer-less vias | |
| CN104377169B (zh) | 栅极先制的高介电常数金属栅极方法所形成的全硅化栅极 | |
| US9691654B1 (en) | Methods and devices for back end of line via formation | |
| CN104576380B (zh) | 一种finfet制造方法 | |
| US10438955B2 (en) | Devices with contact-to-gate shorting through conductive paths between fins and fabrication methods | |
| CN102479691A (zh) | 金属栅极及mos晶体管的形成方法 | |
| CN104701141B (zh) | 一种半导体器件的形成方法 | |
| CN105140301B (zh) | 浮栅型闪存结构及其制备方法 | |
| CN107180793A (zh) | 一种调节高k金属栅cmos器件阈值的方法 | |
| CN104851797A (zh) | 去除虚拟栅极残留的方法 | |
| CN105590861B (zh) | 晶体管的制造方法 | |
| CN104916538B (zh) | 一种半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150819 |
|
| RJ01 | Rejection of invention patent application after publication |