KR100192182B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명의 반도체 소자의 제조방법에 있어서, 폴리사이드 구조의 게이트 전극 형성시 금속 실리사이드 하부에 발생하는 언더커트 현상을 방지함과 더불어 임계 치수 이하의 초미세 회로선폭을 구현할 수 있는 반도체 소자의 제조방법에 관한 것으로, 반도체 기판에 게이트 절연막 및 폴리실리콘이 순차적으로 적층된 구조의 상부에 TEOS 산화막을 증착하는 단계; 상기 TEOS 산화막의 소정 부분을 상기 폴리실리콘의 일부가 식각되어 노출되도록 과도 식각하는 단계; 상기 식각되어 노출된 영역 하부의 상기 반도체 기판 표면에 문턱전압 조절을 위한 불순물을 이온주입하는 단계; 상기 과도 식각된 부분의 양 측벽에 제1산화막 스페이서를 형성하는 단계; 상기 과도 식각된 부분에 금속 실리사이드를 매립하는 단계; 상기 TEOS 산화막 및 제1산화막 스페이서의 상부가 노출되도록 상기 금속 실리사이드를 식각하여 패턴화하는 단계; 상기 노출된 TEOS 산화막 및 제1산화막 스페이서를 식각하여 제거하고, 상기 폴리실리콘을 식각하여 폴리사이드 구조의 게이트 전극을 형성하는 단계; 상기 게이트 전극을 이온 주입 마스크로하여 소오스/드레인의 저농도 불순물 영역을 형성하는 단계; 상기 게이트 전극 양 측벽에 제2산화막 스페이서를 형성하는 단계 및, 상기 게이트 전극 및 제2산화막 스페이서를 이온 주입 마스크로 하여 소오스/드레인의 고농도 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법
제1도(a) 내지 제1도(c)는 종래의 폴리사이드 구조의 게이트 전극을 구비한 반도체 소자의 제조방법을 나타낸 공정 단면도.
제2도(a) 내지 제2도(f)는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 게이트 산화막
13 : 폴리실리콘 14 : TEOS 산화막
15 : 제1산화막 스페이서 16 : 금속 실리사이드
17 : 저농도 불순물 영역 18 : 제2산화막 스페이서
19 : 고농도 불순물 영역
[발명의 분야]
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 폴리사이드 구조의 게이트 전극 형성시 금속 실리사이드 하부에 발생하는 언더커트 현상을 방지함과 더불어 임계 치수 이하의 초미세 회로선폭을 구현할 수 있는 반도체소자의 제조방법에 관한 것이다.
[종래기술]
통상적으로, 대부분의 집적회로에서 게이트 전극과 금속 배선으로 사용되던 알루미늄은 초기의 반도체 공정에 많이 이용되어 왔지만, 공융 온도가 577℃이고, 계면 원자는 400℃에서 확산되어 큰 누설전류를 발생하는 단점이 있었다.
이러한 이유로, 낮은 비저항과 고온의 안정도를 가지는 새로운 접촉재료로서 금속 실리사이드가 쓰이게 되었다. 실리사이드는 고유의 조성과 각기의 화학적 성질을 갖는 금속-실리콘 화합물로서, 상기 금속들의 종류는 내화성 금속족인 몰리브덴, 탄탄륨, 티타늄, 텅스텐 또는 귀금속 원자인 코발트, 니켈, 백금등과 반응한 화합물이다. 이러한 실리사이드는 낮은 비저항과 고온에서의 안정도 이외에도 양질의 실리사이드는 형성 및 에칭이 용이하고, 강력한 접착력이 있으며, 산화 공정시 산화막을 형성할 수 있는 장점이 있다. 특히, 소자의 게이트 배선으로 많이 쓰이는 실리사이드는 종래의 도핑된 폴리실리콘에 전도성을 향상시키기 위하여, 폴리실리콘층 상부에 적층하여 폴리사이드 게이트 전극을 형성하게 된다.
즉, 제1도(a) 내지 제1도(c)는 폴리사이드 구조의 게이트 전극을 구비한 종래의 반도체 소자의 게이트 제조방법을 나타낸 도면으로서, 제1도(a)에 도시된 바와 같이, 반도체 기판(1) 상부에 게이트 절연막(2)을 증착한 후, 도핑된 폴리실리콘(3)을 게이트 절연막(2) 상부에 증착하고, 전도성을 개선하기 위하여 불순물을 주입하는 포클 공정을 진행한 다음, 전체 구조 상부에 금속 실리사이드(4)를 형성한다. 그런 다음, 제1도(b)에 도시된 바와 같이, 게이트 전극을 패턴화하기 위하여 포토리소그라피의 일련의 공정으로 게이트 전극을 형성한 후, 이 게이트 전극을 이온주입 마스크로하여 게이트 전극 양측의 소오스/드레인 영역에 저농도 이온을 주입함으로써 저농도 불순물 영역(5)을 형성한다. 그 후, 스페이서 형성을 위한 전체 구조 상부에 LPCVD방식으로 두꺼운 산화막을 형성하고, 블랭킷 식각 방식으로 두꺼운 산화막을 비등방성 식각하여, 제1도(c)에 도시된 바와 같이 게이트의 양 측벽에 산화막 스페이서(6)를 형성한 다음, 스페이서(6)를 이온 주입 마스크로하여 소오스/드레인 영역에 고농도 이온을 주입함으로써 고농도 불순물 영역(7)을 형성한다.
[발명이 이루고자 하는 기술적 과제]
그런데, 상기한 종래의 폴리사이드 구조의 게이트 전극을 구비한 반도체 소자의 제조방법에 있어서는 노광장비로 인해 임계치수(critical dimention) 이하의 회로선폭을 구현하기가 어려울 뿐만 아니라, 도핑된 폴리실리콘(3)의 식각속도가 상부에 있는 금속 실리사이드(4)의 식각 속도 보다 빠르기 때문에 금속 실리사이드(4)의 하부에 과도식각으로 인한 언더커트(undercut) 현상이 발생하게 되는 문제가 있다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 폴리사이드 구조의 게이트 전극 형성시 금속 실리사이드 하부에 발생하는 언더커트 현상을 방지함과 더불어 임계 치수 이하의 초미세 회로선폭을 구현할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판에 게이트 절연막 및 폴리실리콘이 순차적으로 적층된 구조의 상부에 TEOS 산화막을 증착하는 단계; 상기 TEOS 산화막의 소정 부분을 상기 폴리실리콘의 일부가 식각되어 노출되도록 과도 식각하는 단계; 상기 식각되어 노출된 영역 하부의 상기 반도체 기판 표면에 문턱전압 조절을 위한 불순물을 이온주입하는 단계; 상기 과도 식각된 부분의 양 측벽에 제1산화막 스페이서를 형성하는 단계; 상기 과도 식각된 부분에 금속 실리사이드를 매립하는 단계; 상기 TEOS 산화막 및 제1산화막 스페이서의 상부가 노출되도록 상기 금속 실리사이드를 식각하여 패턴화하는 단계; 상기 노출된 TEOS 산화막 및 제1산화막 스페이서를 식각하여 제거하고, 상기 폴리실리콘을 식각하여 폴리사이드 구조의 게이트 전극을 형성하는 단계; 상기 게이트 전극을 이온 주입 마스크로 하여 소오스/드레인의 저농도 불순물 영역을 형성하는 단계; 상기 게이트 전극 양 측벽에 제1산화막 스페이서를 형성하는 단계 및, 상기 게이트 전극 및 제2산화막 스페이서를 이온 주입 마스크로 하여 소오스/드레인의 고농도 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
즉, 상기 구성으로 된 본 발명에 의하면, TEOS 산화막을 하부의 폴리실리콘이 일부 식각되도록 과도 식각하여, 이 폴리실리콘 상부에 형성되는 금속 실리사이드의 두께가 폴리실리콘을 과도식각한 두께만큼 두꺼워지게 함으로써, 게이트 전극 형성시 금속 실리사이드와 폴리실리콘의 식각 속도 차이로 인한 폴리실리콘의 언더커트 현상을 방지함과 더불어, 노광장비의 사용없이 폴리사이드 구조의 게이트 전극을 형성할 수 없게 되므로, 임계 치수 이하의 초미세 게이트 전극의 형성이 가능하게 됨으로써, 소자의 신뢰성 및 집적도가 향상되게 된다.
[실시예]
이어, 첨부한 도면을 참조하여 본 발명의 실시예를 설명한다.
제2도(a) 내지 제2도(f)는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 도면으로서, 11은 반도체 기판, 12는 게이트 절연막, 13은 폴리실리콘, 14는 TEOS 산화막, 15는 제1산화막 스페이서, 16은 금속 실리사이드, 17은 저농도 불순물 영역, 18은 제2산화막 스페이서, 19는 고농도 불순물 영역이다.
먼저, 제2도(a)에 도시된 바와 같이, 반도체 기판(1) 상부에 약 80내지 150Å 두께의 게이트 절연막(12)을 증착한 후, 그 상부에 인(P)과 같은 불순물이 도핑되어 면저항(Rs)이 100 내지 150Ω/square 인 폴리실리콘(13)을 약 1,000 내지 2,000Å의 두께로 형성한 후, 전도성을 개선하기 위하여 불순물을 주입하는 포클 공정을 진행한 다음, 전체 구조 상부에 TEOS 산화막(14)을 약 1,000 내지 2,000Å의 두께로 형성한다. 그 후, 그 상부에 사진 식각 공정으로 소정의 마스크 패턴(도시되지 않음)을 형성한 후, 제2도(b)에 도시된 바와 같이 TEOS 산화막(14)을 과도 식각하여 게이트 전극이 형성될 폴리실리콘(13)을 노출시킨 다음, 문턱전압(Vt) 조절용 불순물을 이온 주입한 후, 마스크를 제거한다. 이때, 과도식각시 폴리실리콘(13)은 약 300 내지 800Å정도의 두께로 식각하며, 문턱전압(Vt) 조절을 위하여, NMOS의 경우에는 B 또는 BF2를 60 내지 100KeV의 에너지와, 1×1011내지 1×1015원자/㎤의 농도를 가지고 이온주입을 실시하고, PMOS의 경우에는 BF2를 70 내지 100KeV의 에너지와 1×1011내지 1×1015원자/㎤의 농도를 가지고 이온 주입을 실시한다.
그런 다음, 스페이서 형성을 위하여 전체 구조 상부에 LPCVD방식으로 두꺼운 산화막을 증착한 후, 블랭킷 식각 방식으로 두꺼운 산화막을 비등방성 식각하여 통해, 제2도(c)에 도시된 바와 같이 TEOS 산화막(14) 식각 부위의 양 측벽에 제1산화막 스페이서(15)를 형성한 후, 전체구조 상부에 약 2,000 내지 4,000Å의 금속 실리사이드(16)를 증착한다. 이때, 노출된 폴리실리콘(13)과 접하게 되는 금속 실리사이드(16)의 증착 두께는 상기한 제2도(b)에 도시된 과도 식각시의 폴리실리콘(13)의 식각 두께만큼 두꺼워지게 된다.
그 후, 제2도(d)에 도시된 바와 같이, SF6가스를 사용하여 금속 실리사이드(16)를 비등방성 식각하여 하부의 TEOS 산화막(14) 및 제1산화막 스페이서(15)를 노출시켜, 금속 실리사이드 패턴을 형성한 다음, HF를 사용하여 TEOS 산화막(14) 및 제1산화막 스페이서(15)를 제거하여, 폴리실리콘(13)을 노출시킨다. 그런 다음, 제2도(e)에 도시된 바와 같이, 패턴화된 금속 실리사이드(16)를 식각 마스크로 하여 노출된 폴리실리콘(13)을 Cl2와 HBr 가스로 식각함으로써, 금속 실리사이드(16)와 폴리실리콘(13)의 식각 속도 차이로 인한 폴리실리콘(13)의 언더커트 현상이 발생되지 않으면서, 게이트 전극을 형성하고, 이 게이트 전극을 이온 주입 마스크로하여 게이트 전극 양측의 소오스/드레인 영역에 저농도 이온을 주입하므로써, 저농도 불순물 영역(17)을 형성한다. 이때, 저농도 불순물 영역(17)이 N 형일 경우에는 P원자를 1×1011내지 1×1015원자/㎤의 농도와 80 내지 150KeV의 에너지에서 이온 주입을 실시하고, P 형일 경우에는 BF2를 1×1011내지 1×1015원자/㎤의 농도와 30 내지 80KeV의 에너지에서 이온 주입을 실시한다.
그런 다음, 게이트 전극 측벽의 스페이서 형성을 위하여, 전체 구조 상부에 LPCVD방식으로 두꺼운 산화막을 증착한 후, 블랭킷 식각 방식으로 두꺼운 산화막을 비등방성 식각하여, 제2도(f)에 도시된 바와 같이, 게이트의 양 측벽에 제2산화막 스페이서(18)를 형성한 다음 이 제2산화막 스페이서(18)를 이온 주입 마스크로하여 소오스/드레인 영역에 고농도 이온을 주입함으로써 고농도 불순물 영역(19)을 형성한다. 이때, 고농도 불순물 영역(19)이 N+형일 경우에는 As원자를 1×1014내지 1×1017원자/㎤의 농도와 20 내지 60KeV의 에너지에서 이온 주입을 실시하고 P+형일 경우에는 BF2를 1×1014내지 1×1017원자/㎤의 농도와 30 내지 80KeV의 에너지에서 이온 주입을 실시한다.
[발명의 효과]
즉, 상기 실시예에 의하면 TEOS 산화막(14)을 하부의 폴리실리콘(13)이 일부 식각되도록 과도 식각하여, 이 폴리실리콘(13) 상부에 형성되는 금속 실리사이드(16)의 두께가 폴리실리콘(13)을 과도식각한 두께만큼 두꺼워지게 함으로써, 게이트 전극 형성시 금속 실리사이드(14)와 폴리실리콘(13)의 식각 속도 차이로 인한 폴리실리콘(13)의 언더커트 현상을 방지함과 더불어, 노광장비의 사용없이 폴리사이드 구조의 게이트 전극을 형성할 수 없게 되므로, 임계 치수 이하의 초미세 게이트 전극의 형성이 가능하게 됨으로써, 소자의 신뢰성 및 집적도가 향상되게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
이상, 설명한 바와 같이 본 발명에 의하면, 폴리사이드 구조의 게이트 전극 형성시 금속 실리사이드 하부에 발생하는 언더커트 현상을 방지함과 더불어 임계 치수 이하의 초미세 회로선폭을 구현할 수 있는 반도체 소자의 제조방법을 실현할 수 있게 된다.

Claims (13)

  1. 반도체 기판에 게이트 절연막 및 폴리실리콘이 순차적으로 적층된 구조의 상부에 TEOS 산화막을 증착하는 단계; 상기 TEOS 산화막의 소정 부분을 상기 폴리실리콘의 일부가 식각되어 노출되도록 과도 식각하는 단계; 상기 식각되어 노출된 영역 하부의 상기 반도체 기판 표면에 문턱전압 조절을 위한 불순물을 이온주입하는 단계; 상기 과도 식각된 부분의 양 측벽에 제1산화막 스페이서를 형성하는 단계; 상기 과도 식각된 부분에 금속 실리사이드를 매립하는 단계; 상기 TEOS 산화막 및 제1산화막 스페이서의 상부가 노출되도록 상기 금속 실리사이드를 식각하여 패턴화하는 단계; 상기 노출된 TEOS 산화막 및 제1산화막 스페이서를 식각하여 제거하고, 상기, 폴리실리콘을 식각하여 폴리사이드 구조의 게이트 전극을 형성하는 단계; 상기 게이트 전극을 이온 주입 마스크로하여 소오스/드레인의 저농도 불순물 영역을 형성하는 단계; 상기 게이트 전극 양 측벽에 제2산화막 스페이서를 형성하는 단계 및, 상기 게이트 전극 및 제2산화막 스페이서를 이온 주입 마스크로하여 소오스/드레인의 고농도 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 게이트 절연막은 80 내지 150Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 폴리실리콘은 P 불순물이 도핑되어 면저항(Rs)이 100 내지 150Ω/square 이면서, 1,000 내지 2,000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 TEOS 산화막은 1,000 내지 2,000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 TEOS 산화막의 과도식각시 하부의 폴리실리콘은 약 300 내지 800Å의 두께로 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 문턱전압 조절을 위한 불순물 이온 주입시, NMOS의 경우에는 B 또는 BF2를 60 내지 100KeV의 에너지와 1×1011내지1×1015원자/㎤의 농도를 가지고 이온 주입을 실시하고, PMOS의 경우에는 BF2를 70 내지 100KeV의 에너지와 1×1011내지 1×1015원자/㎤의 농도를 가지고 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항 또는 제5항에 있어서, 상기 금속 실리사이드는 상기 TEOS 산화막의 과도 식각시 식각된 폴리실리콘의 식각 두께만큼 두껍게 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 금속 실리사이드는 2,000 내지 4,000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 금속 실리사이드는 SF6가스를 사용하여 비등방 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 노출된 TEOS 산화막 및 제1산화막 스페이서는 HF를 사용하여 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 상기 폴리사이드 구조의 게이트 전극 형성시 상기 폴리실리콘은 상기 패턴화된 금속 실리사이드를 식각 마스크로하고 Cl2와 HBr 가스를 사용하여 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제1항에 있어서, 상기 저농도 불순물 영역 형성시, 저농도 불순물 영역이 N 형일 경우에는 P원자를 1×1011내지 1×1015원자/㎤의 농도와 80내지 150KeV의 에너지에서 이온 주입을 실시하고, P-형일 경우에는 BF2를 1×1011내지 1×1015원자/㎤의 농도와 30 내지 80KeV의 에너지에서 이온 주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제1항에 있어서, 상기 고농도 불순물 영역 형성시, 고농도 불순물 영역이 N+형일 경우에는 As원자를 1×1014내지 1×1017원자/㎤의 농도와 20 내지 60KeV의 에너지에서 이온 주입을 실시하고, P+형일 경우에는 BF2를 1×1014내지 1×1017원자/㎤의 농도와 30 내지 80KeV의 에너지에서 이온 주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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