KR20010066619A - 이온주입에 의한 실리사이드 형성 방법 - Google Patents
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Abstract
본 발명은 이온 소스를 이온 주입하여 드레인/소스 및 게이트 계면을 실리사이드화 하여 드레인/소스 및 게이트를 저 저항화로 만들 수 있는 이온 주입에 의한 실리사이드 형성 방법에 관한 것이다.
본 발명의 이온 주입에 의한 실리사이드 형성 방법은 소자분리막(12), 게이트(14), 절연막 스페이서(15), 캡산화막(16) 및 드레인/소스 영역(17)이 형성된 반도체 기판(11) 전면에 실리사이드를 형성하기 위한 이온 소스(Ion)를 이온 주입하는 이온 주입 단계, 이온 주입 단계에서 이온 주입된 이온 소스(Ion)에 의하여 캡산화막(16) 하부에 위치한 게이트(14)의 계면 및 캡산화막(16) 하부에 위치한 드레인/소스 영역(17)의 반도체 기판(11)의 계면에 실리사이드(18)를 형성하기 위해 반도체 기판(11)을 열처리하는 제1차 단시간 급속 열처리 단계, 실리사이드 형성시 실리콘과 반응하지 않고 남아 있는 이온 소스(Ion)를 제거하는 이온 소스 제거 단계 및 이온 소스(Ion)가 제거된 반도체 기판(11)을 열처리하여 게이트(14) 및 드레인/소스 영역(17)의 계면에 형성된 실리사이드(18)를 안정한 상태로 만들어 주는 제2차 단시간 급속 열처리 단계로 구성된다.
Description
본 발명은 이온 주입에 의한 실리사이드 형성 방법에 관한 것으로, 특히 실리사이드 형성을 위한 이온 소스를 이온 주입하여 드레인/소스 및 게이트 계면을 실리사이드화 하여 드레인/소스 및 게이트를 저 저항화로 만들 수 있는 이온 주입에 의한 실리사이드 형성 방법에 관한 것이다.
트랜지스터의 성능은 트랜지스터의 속도, 구동전류(Drive Current) 및 누설전류(Leakage Current)와 밀접한 관계가 있으며, 트랜지스터의 성능을 좋게하기 위해서 트랜지스터의 속도 및 구동전류는 커야하고, 누설전류는 작아야 한다. 트랜지스터의 속도와 구동전류를 증가시키고, 누설전류를 작게 하기 위해서는 트랜지스터의 소스 및 드레인의 저항, 트랜지스터의 게이트의 저항 및 콘택저항들의 저항값을 을 작게 만들어야 한다.
트랜지스터의 소스 및 드레인의 저항, 트랜지스터의 게이트의 저항 및 콘택저항들의 저항값을 작게 만들기 위해 드레인/소스의 계면 및 게이트의 계면을 실리사이드(Silicide)화하는 실리사이드(Silicide) 공정을 사용한다.
도 1a 내지 도 1c는 저항이 낮고, 비교적 열안정성이 우수한 코발트(Cobalt:Co)나 티타늄(Titanium:Ti)을 증착하여 실리사이드를 형성하는 종래의 이온 주입에 의한 실리사이드 형성 방법을 도시한 단면도 이다.
도 1a에 도시된 바와 같이 반도체 기판(1)의 소자 분리 영역에 소자분리막(2)을 형성하고, 노출된 반도체 기판(1) 상부에 게이트 산화막(3)을 형성하고, 게이트 산화막(3)의 상부에 폴리실리콘층을 증착한 후 식각하여 게이트(4)를 형성하고, 게이트(4)의 측벽에 질화막으로 구성된 절연막 스페이서(5)를 형성하고, 게이트(4) 상부와 반도체 기판(1) 상부에 후공정시 게이트(4)를 보호하기 위하여 캡(Cap)산화막(6)을 형성하고, 보론(Boron) 또는 포스포러스(Phosphorus)를 이온 주입하여 드레인/소스 영역(7)을 형성하여 모스 트랜지스터를 형성한다.
도 1b에 도시된 바와 같이 캡산화막(6)을 식각하여 제거하고, 반도체 기판(1) 표면에 형성되는 자연 산화막(Native Oxide)도 인시튜 스퍼터(In situ Sputter) 식각에 의해 제거한다. 자연 산화막이 존재하는 상태에서 후공정의 코발트나 티타늄을 증착하는 경우 게이트(4)나 드레인/소스 영역(7)의 단위 면적당 저항값인 쉬트 레지스턴스(Sheet Resistenc)가 균일하지 못하므로 자연 산화막도 제거한다. 캡산화막(6) 및 자연 산화막을 제거한 후 상기 구조의 전체 표면에 코발트인 경우 150∼250Å의 두께를 갖도록 증착하고, 티타늄(8)의 경우 350∼400Å의 두께를 갖도록 증착한다. 코발트를 증착한 경우 증착 후 450∼550℃에서, 티타늄(8)을 증착하는 경우 증착 후 750∼800℃에서 수십초 이내로 제1차 단시간 급속 열처리(Rapid Thermal Annealing:RTP)하여 게이트(4)의 폴리실리콘의 실리콘 성분과 실리콘으로 형성된 반도체 기판(1)의 드레인/소스 영역(7)의 실리콘(Silicon) 성분과 증착된 코발트나 티타늄(8)에 의하여 게이트(4)의 계면과 드레인/소스 영역(7)이 형성되는 반도체 기판(1)의 계면에는 실리사이드(8a)가 형성되고, 그 이외의 영역, 즉 소자분리막(2) 및 절연막 스페이서(5)는 실리사이드화가 이루어지지 않는다.
도 1c에 도시된 바와 같이 제1차 단시간 급속 열처리 후, 식각용액, 예를 들어 코발트인 경우에는 황산(H2SO4)과 과산화수소(H2O2)가 4대1의 비율로 희석된 용액으로, 티타늄의 경우에는 수산화암모늄(NH4OH), 과산화수소(H202) 및 물(H2O)이 1:1:5의 비율로 구성된 식각용액을 사용하여 실리콘과 반응하여 실리사이드화된 코발트나 티타늄을 제외하고 그이외의 반응하지 못한 코발트나 티타늄(8)을 선택적으로 식각한다. 따라서 도 1c에 도시된 바와 같이 증착된 코발트나 티타늄(8)에 의해 실리사이드화가 이루어지지 않은 소자분리막(2) 및 절연막 스페이서(5)에 증착된 코발트나 티타늄(8)은 식각용액에 의해서 제거되고, 게이트(4) 및 드레인/소스 영역(7) 상부에 증착된 코발트나 티타늄(8)은 실리콘과 반응하여 실리사이드(8a)화 되어 식각용액에 의해 제거되지 않는다. 실리사이드(8a) 형성 후 제1차 단시간 급속 열처리의 온도 보다 높은 700∼950℃의 온도에서 수십초 동안 제2차 단시간 급속 열처리하여 실리사이드(8a)를 더 안정한 상태로 만들어 준다.
티타늄(8)을 사용하여 실리사이드를 형성시키기 위해서는 티타늄(8) 증착전 반도체 기판(1) 전면에 아세나이드 이온을 주입하는 비정질 이온주입 전처리(Pre Amorphization Implant:PAI) 공정을 한다. 비정질 이온주입 전처리 공정은 드레인/소스 영역(7)과 게이트(4)의 표면을 비정질화(Amorphizing) 시켜 드레인/소스 영역(7)과 게이트(4)에 그레인 바운더리 인터섹션(Grain Boundary Intersection) 지역을 증가시켜 실리사이드 형성이 용이하도록 하기 위함이다.
종래의 이온 주입에 의한 실리사이드 형성 방법은 실리사이드 형성을 위한 코발트나 티타늄의 증착전에 반드시 캡산화막과 자연 산화막을 제거하여야 하므로 실리사이드 형성시 공정이 복잡해 지는 문제점을 가지고 있다.
본 발명의 목적은 캡산화막과 자연 산화막을 제거하지 않고 실리사이드 형성을 위한 이온 소스를 이온 주입하여 실리사이드를 형성하므로서 실리사이드 형성 공정을 단순화 시킬 수 있고, 자연 산화막이 존재하더라도 게이트 및 드레인/소스의 쉬트 레지스턴스는 균일한 저항값을 갖고, 캡산화막과 자연 산화막에 의해 게이트 및 드레인/소스의 보호막으로도 사용할 수 있는 이온 주입에 의한 실리사이드 형성 방법을 제공하는 데 있다.
도 1a 내지 도 1c는 종래의 이온 주입에 의한 실리사이드 형성 방법을 도시한 단면도,
도 2a 내지 도 2b는 본 발명의 이온 주입에 의한 실리사이드 형성 방법을 도시한 단면도이다.
상기의 목적을 달성하기 위하여 본 발명의 이온 주입에 의한 실리사이드 형성 방법은 소자분리막, 게이트, 절연막 스페이서, 캡산화막 및 드레인/소스 영역이 형성된 반도체 기판 전면에 실리콘과 반응하여 실리사이드를 형성하기 위한 이온 소스를 이온 주입하는 이온 주입 단계; 이온 주입 단계에서 이온 주입된 이온 소스에 의하여 캡산화막 하부에 위치한 게이트의 계면 및 캡산화막 하부에 위치한 드레인/소스 영역의 반도체 기판의 계면에 실리사이드를 형성하기 위해 반도체 기판을 열처리하는 제1차 단시간 급속 열처리 단계; 제1차 단시간 급속 열처리 단계 후, 실리사이드 형성시 실리콘과 반응하지 않고 남아 있는 이온 소스를 제거하는 이온 소스 제거 단계; 및 이온 소스가 제거된 반도체 기판을 열처리하여 게이트 및 드레인/소스 영역의 계면에 형성된 실리사이드를 안정한 상태로 만들어 주는 제2차 단시간 급속 열처리 단계를 구비한 것을 특징으로 한다.
이온 주입 단계에서 이온 소스의 이온 주입 에너지는 1KeV 내지 10KeV 이고, 도스는 5E15/cm²이상 인 것을 특징으로 하고, 이온 주입 단계에서 이온 소스는 코발트 또는 티타늄인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 이온 주입에 의한 실리사이드 형성 방법을 상세히 설명하고자 한다.
도 2a 내지 도 2b는 본 발명의 이온 주입에 의한 실리사이드 형성 방법을 도시한 단면도이다.
본 발명의 이온 주입에 의한 실리사이드 형성 방법은 소자분리막(12), 게이트(14), 절연막 스페이서(15), 캡산화막(16) 및 드레인/소스 영역(17)이 형성된 반도체 기판(11) 전면에 실리콘(Slilicon)과 반응하여 실리사이드(Silicide)를 형성하기 위한 이온 소스(Ion)를 이온 주입하는 이온 주입 단계, 이온 주입 단계에서 이온 주입된 이온 소스(Ion)에 의하여 캡산화막(16) 하부에 위치한 게이트(14)의 계면 및 캡산화막(16) 하부에 위치한 드레인/소스 영역(17)의 반도체 기판(11)의 계면에 실리사이드(18)를 형성하기 위해 반도체 기판(11)을 열처리하는 제1차 단시간 급속 열처리 단계, 제1차 단시간 급속 열처리 단계 후 실리사이드 형성시 실리콘과 반응하지 않고 남아 있는 이온 소스(Ion)를 제거하는 이온 소스 제거 단계 및 이온 소스(Ion)가 제거된 반도체 기판(11)을 열처리하여 게이트(14) 및 드레인/소스 영역(17)의 계면에 형성된 실리사이드(18)를 안정한 상태로 만들어 주는 제2차 단시간 급속 열처리 단계로 구성된다.
이온 주입 단계에서 이온 소스(Ion)의 이온 주입 에너지는 1KeV∼10KeV 이고, 도스는 5E15/cm²이상 이고, 이온 주입 단계에서 이온 소스(Ion)는 코발트 또는 티타늄이다.
상기의 구성에 따른 본 발명인 이온 주입에 의한 실리사이드 형성 방법의 동작은 다음과 같다.
종래와 같은 방법에 의해 도 2a에 도시된 바와 같이 반도체 기판(11)의 소자 분리 영역에 소자분리막(12)을 형성하고, 노출된 반도체 기판(11) 상부에 게이트 산화막(13)을 형성하고, 게이트 산화막(13)의 상부에 폴리실리콘층을 증착한 후 식각하여 게이트(14)를 형성하고, 게이트(14)의 측벽에 질화막으로 구성된 절연막 스페이서(15)를 형성하고, 게이트(14) 상부와 반도체 기판(11) 상부에 후공정시 게이트(14)를 보호하기 위하여 캡산화막(16)을 형성하고, 보론(Boron) 또는포스포러스(Phosphorus)를 이온 주입하여 드레인/소스 영역(17)을 형성하여 모스 트랜지스터를 형성한다. 소자분리막(12), 게이트(14), 절연막 스페이서(15), 캡산화막(16) 및 드레인/소스 영역(17)이 형성된 반도체 기판(11) 전면에 실리콘(Slilicon)과 반응하여 실리사이드(Silicide)를 형성하기 위한 이온 소스(Ion)인 코발트나 티타늄를 이온 주입한다. 이온 소스(Ion)의 이온 주입시 이온 소스(Ion)의 이온 주입 에너지는 1KeV∼10KeV 이고, 도스는 5E15/cm²이상으로 하여 캡산화막(16) 및 캡산화막(16) 상부에 형성되는 자연산화막을 제거하지 않아도 도 2b에 도시된 바와 같이 캡산화막(16)의 하부로 이온 소스(Ion)가 이온 주입되도록 한다.
도 2b에 도시된 바와 같이 코발트를 이온 소스(Ion)로 하여 이온 주입한 경우 반도체 기판(11)을 450℃에서 550℃의 온도 범위에서 제1차 단시간 급속 열처리하고, 티타늄을 이온 소스(Ion)로 하여 이온 주입한 경우 반도체 기판(11)을 750℃에서 800℃의 온도 범위에서 제1차 단시간 급속 열처리하여 이온 주입 단계에서 이온 주입된 이온 소스(Ion)와 캡산화막(16) 하부에 위치한 게이트(14)의 폴리실리콘과 캡산화막(16) 하부에 위치한 드레인/소스 영역(17)의 반도체 기판(11)의 실리콘과 각각 반응을 하여 게이트(14)의 계면과 드레인/소스 영역(17)의 반도체 기판(11)의 계면에 실리사이드(18)를 형성한다.
실리사이드(18) 형성 후, 실리사이드 형성시 실리콘과 반응하지 않고 남아 있는 이온 소스(Ion)를 제거하고, 이온 소스(Ion)가 제거된 반도체 기판(11)을 700℃에서 950℃의 온도 범위에서 제2차 단시간 급속 열처리하여 게이트(14) 및 드레인/소스 영역(17)의 계면에 형성된 실리사이드(18)를 안정한 상태로 만들어 준다.
따라서 본 발명의 이온 주입에 의한 실리사이드 형성 방법은 캡산화막과 자연 산화막을 제거하지 않고 이온 소스를 이온 주입하여 실리사이드를 형성하므로서 실리사이드 형성 공정을 단순화 시킬 수 있고, 자연 산화막이 존재하더라도 게이트 및 드레인/소스의 쉬트 레지스턴스는 균일한 저항값을 가질 수 있다.
또한 티타늄을 이온 소스로 하여 실리사이드 형성시 티타늄의 이온 주입에 의해 게이트 및 드레인/소스 영역의 계면은 비정질화(Amorphizing)되므로 드레인/소스 영역과 게이트에 그레인 바운더리 인터섹션 지역을 증가시켜 실리사이드 형성이 용이하도록 하기 위한 비정질 이온주입 전처리(PAI) 공정을 할 필요가 없다.
본 발명의 이온 주입에 의한 실리사이드 형성 방법은 캡산화막과 자연 산화막을 제거하지 않고 실리사이드 형성을 위한 이온 소스를 이온 주입하여 실리사이드를 형성함으로써 실리사이드 형성 공정을 단순화 시킬 수 있고, 자연 산화막이 존재하더라도 게이트 및 드레인/소스의 쉬트 레지스턴스는 균일한 저항값을 갖고, 캡산화막과 자연 산화막에 의해 게이트 및 드레인/소스의 보호막으로도 사용할 수 있다.
Claims (7)
- 반도체 기판의 소자 분리 영역에 소자분리막을 형성하고, 반도체 기판에 게이트, 절연막 스페이서, 캡산화막 및 드레인/ 소스 영역을 형성하고, 상기의 게이트 및 드레인/소스 영역의 계면에 실리사이드를 형성하는 이온 주입에 의한 실리사이드 형성 방법에 있어서,상기의 소자분리막, 게이트, 절연막 스페이서, 캡산화막 및 드레인/소스 영역이 형성된 반도체 기판 전면에 실리콘과 반응하여 실리사이드를 형성하기 위한 이온 소스를 이온 주입하는 이온 주입 단계;상기의 이온 주입 단계에서 이온 주입된 이온 소스에 의하여 상기의 캡산화막 하부에 위치한 게이트의 계면 및 상기의 캡산화막 하부에 위치한 드레인/소스 영역의 반도체 기판의 계면에 실리사이드를 형성하기 위해 상기의 반도체 기판을 열처리하는 제1차 단시간 급속 열처리 단계;상기의 제1차 단시간 급속 열처리 단계 후, 상기의 실리사이드 형성시 실리콘과 반응하지 않고 남아 있는 이온 소스를 제거하는 이온 소스 제거 단계; 및상기의 이온 소스가 제거된 반도체 기판을 열처리하여 게이트 및 드레인/소스 영역의 계면에 형성된 실리사이드를 안정한 상태로 만들어 주는 제2차 단시간 급속 열처리 단계를 구비한 것을 특징으로 하는 이온 주입에 의한 실리사이드 형성 방법.
- 제1항에 있어서, 상기의 이온 주입 단계에서 이온 소스의 이온 주입 에너지는 1KeV 내지 10KeV 이고, 도스는 5E15/cm²이상 인 것을 특징으로 하는 이온 주입에 의한 실리사이드 형성 방법.
- 제1항에 있어서, 상기의 이온 주입 단계에서 이온 소스는 코발트인 것을 특징으로 하는 이온 주입에 의한 실리사이드 형성 방법.
- 제1항에 있어서, 상기의 이온 주입 단계에서 이온 소스는 티타늄인 것을 특징으로 하는 이온 주입에 의한 실리사이드 형성 방법.
- 제1항에 있어서, 상기의 제1차 단시간 급속 열처리 단계는 상기의 이온 소스가 코발트인 경우 450℃에서 550℃의 온도 범위에서 열처리하는 것을 특징으로 하는 이온 주입에 의한 실리사이드 형성 방법.
- 제1항에 있어서, 상기의 제1차 단시간 급속 열처리 단계는 상기의 이온 소스가 티타늄인 경우 750℃에서 800℃의 온도 범위에서 열처리하는 것을 특징으로 하는 이온 주입에 의한 실리사이드 형성 방법.
- 제1항에 있어서, 상기의 제2차 단시간 급속 열처리 단계는 700℃에서 950℃의 온도 범위에서 열처리하는 것을 특징으로 하는 이온 주입에 의한 실리사이드 형성 방법.
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