JPH0864552A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0864552A
JPH0864552A JP22100894A JP22100894A JPH0864552A JP H0864552 A JPH0864552 A JP H0864552A JP 22100894 A JP22100894 A JP 22100894A JP 22100894 A JP22100894 A JP 22100894A JP H0864552 A JPH0864552 A JP H0864552A
Authority
JP
Japan
Prior art keywords
film
silicon substrate
interface
metal
titanium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP22100894A
Other languages
English (en)
Inventor
Hiroyasu Yasuda
広安 保田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP22100894A priority Critical patent/JPH0864552A/ja
Publication of JPH0864552A publication Critical patent/JPH0864552A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 ソース・ドレイン領域を十分に低抵抗にでき
て、非常に浅い接合上に形成されても接合リーク電流が
殆どなく且つ接合耐圧の優れた、均一な厚さのシリサイ
ド層を簡単な工程で形成する。 【構成】 チタン膜６とシリコン基板１との界面にチタ
ンイオンを注入し、チタン注入領域７を形成することに
よってシリコン基板１上の自然酸化膜を破壊する。しか
る後、熱処理を施すと、シリサイド化が上記界面から均
一に進行し、この界面近傍にシリサイド層９が形成され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にシリサイド層を有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】ＤＲＡＭやＥＥＰＲＯＭ等のＭＯＳ型半
導体装置においては、その集積度を上げるに連れて、各
素子のソース・ドレイン領域の不純物拡散層の接合深さ
を浅くする必要がある。その一方で、不純物拡散層の接
合深さを浅くすると、ソース・ドレイン抵抗が大きくな
って動作速度が低下する。そこで、浅い接合であっても
ソース・ドレイン領域の抵抗を低下させて速い動作速度
を得るために、不純物拡散層上にシリサイド層を形成す
る方法が知られている。以下、このシリサイド層形成方
法について、３つの例を挙げて簡単に説明する。
【０００３】まず、第１のシリサイド層形成方法は、ソ
ース・ドレイン領域となる不純物拡散層が表面に形成さ
れたシリコン基板上に金属膜を堆積させた後に熱処理を
施すことによってシリコンと金属とを反応させて、不純
物拡散層上にシリサイド層を形成する方法である。
【０００４】また、第２のシリサイド層形成方法とし
て、図２に示すような方法が提案されている。この方法
では、まず、図２（ａ）に示すように、シリコン基板２
１上にゲート酸化膜２２を介してゲート電極２３をパタ
ーン形成した後、ゲート電極２３をマスクとしたイオン
注入によってシリコン基板２１の表面に不純物拡散層２
４を形成する。しかる後、ゲート電極２３の側面にサイ
ドウォール酸化膜２５を形成してから、全面に金属膜２
６を成膜する。
【０００５】次に、図２（ｂ）に示すように、金属膜２
６とシリコン基板２１との界面及び金属膜２６とゲート
電極２３との界面にシリコンをイオン注入し、上記界面
のミキシングを行った後に、熱処理を施して不純物拡散
層２４及びゲート電極２３の表面にシリサイド層２７を
形成する。
【０００６】さらに、第３のシリサイド層形成方法とし
て、図３に示すような方法が提案されている。この方法
では、まず、図３（ａ）に示すように、シリコン基板３
１上にゲート酸化膜３２を介してゲート電極３３をパタ
ーン形成した後、ゲート電極３３をマスクとしたイオン
注入によってシリコン基板３１の表面に不純物拡散層３
４を形成する。しかる後、不純物拡散層３４及びゲート
電極３３中に金属イオンを注入し、イオン注入層３５を
形成する。
【０００７】次に、図３（ｂ）に示すように、熱処理を
施してイオン注入層３５の金属とシリコンとを反応させ
て不純物拡散層３４及びゲート電極３３の表面にシリサ
イド層３６を形成する。
【０００８】
【発明が解決しようとする課題】しかし、上述した第１
の方法では、シリコン基板上に不可避的に存在する自然
酸化膜（ネイティブオキサイド）のためにシリコンと金
属との反応が阻止されてシリサイド化が均一に行われ
ず、そのためにソース・ドレイン領域の抵抗を十分に低
下させることができないという問題があった。
【０００９】また、第２の方法では、シリサイド層２７
を均一な厚さに形成するのが難しく、且つ、シリサイド
層２７とシリコン基板２１との界面に凹凸が形成される
ために、不純物拡散層２４の接合深さを非常に浅くした
場合に接合リーク電流が増加したり、接合耐圧が低下す
るという問題があった。
【００１０】また、第３の方法では、シリサイド層３６
を均一な厚さで形成できて接合耐圧も良好であるが、ド
ーズ量１×１０17／ｃｍ2 以上の多量の金属イオンを打
ち込んでイオン注入層３５を形成する必要があるため処
理に長時間を要し実用が困難であるという問題があっ
た。また、ゲート酸化膜３２の側面部分から金属イオン
が注入されてゲート酸化膜３２が損傷し、ゲート酸化膜
３２の信頼性が低下するという問題もあった。
【００１１】そこで、本発明の目的は、シリサイド化を
均一に行うことができるとともに、非常に浅い接合上に
シリサイド層を形成する場合であっても接合リーク電流
が殆どなく且つ接合耐圧の優れた、均一な厚さのシリサ
イド層を簡単な工程で形成できる半導体装置の製造方法
を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、シリコン基板上
に金属膜を形成する工程と、上記シリコン基板と上記金
属膜との界面に金属イオンを注入する工程と、しかる
後、熱処理を施して上記シリコン基板と上記金属膜との
界面近傍にシリサイド層を形成する工程とを有してい
る。
【００１３】本発明の半導体装置の製造方法は、別の態
様においては、シリコン基板上にゲート絶縁膜を介して
ゲート電極を形成する工程と、上記ゲート電極の側面に
サイドウォール絶縁膜を形成する工程と、しかる後、上
記シリコン基板上に金属膜を形成する工程と、上記シリ
コン基板と上記金属膜との界面に金属イオンを注入する
工程と、しかる後、熱処理を施して上記シリコン基板と
上記金属膜との界面近傍にシリサイド層を形成する工程
とを有している。
【００１４】本発明の一態様においては、上記シリコン
基板とは逆導電型の不純物イオンを上記金属膜に注入
し、上記熱処理によって上記シリコン基板の表面に不純
物拡散層を形成する工程を更に有している。
【００１５】
【作用】金属膜とシリコン基板との界面に注入した金属
イオンが、この界面に存在する自然酸化膜を破壊すると
ともに、シリサイド化がシリコン基板の表面からではな
く金属イオン注入領域とシリコン基板との界面から始ま
るので、シリコン基板の表面状態に関わりなくシリサイ
ド化が均一に進んでいき、均一な厚さのシリサイド層を
得ることができる。また、金属膜とシリコン基板との界
面における金属イオンのミキシング効果が大きいため
に、この界面に従来のように多量の金属イオンを打ち込
む必要がない。
【００１６】また、シリコン基板とは逆導電型の不純物
イオンを金属膜に注入し、熱処理によってシリコン基板
の表面に不純物拡散層を形成する場合には、例えばＭＯ
Ｓトランジスタ等の製造過程において不純物拡散層とシ
リサイド層とを同時に形成することができて工程を簡略
化することができる。
【００１７】尚、本発明において、「シリコン基板」
は、シリコン基板の表面に形成されたウェルやエピタキ
シャル層等を含むものとする。
【００１８】
【実施例】以下、本発明をＭＯＳトランジスタの製造に
適用した実施例について図１を参照して説明する。
【００１９】まず、図１（ａ）に示すように、Ｎ型シリ
コン基板１上の全面に膜厚５〜２０ｎｍ程度のゲート酸
化膜２を熱酸化法によって形成し、さらに、ゲート酸化
膜２上の全面に膜厚１００〜３００ｎｍ程度の多結晶シ
リコン膜を化学気相成長法（ＣＶＤ法）によって形成す
る。しかる後、多結晶シリコン膜及びゲート酸化膜２を
フォトレジスト（図示せず）を用いた異方性エッチング
によってパターニングすることによって、多結晶シリコ
ン膜をゲート電極３の形状に加工する。そして、このゲ
ート電極３をマスクとしてホウ素（Ｂ）イオンを注入す
ることによって、シリコン基板１の表面に低濃度不純物
拡散層４を形成する。尚、イオン注入する元素はホウ素
以外のＰ型の不純物であってもよい。
【００２０】次に、図１（ｂ）に示すように、全面に膜
厚１００〜３００ｎｍ程度のシリコン酸化膜をＣＶＤ法
によって成膜した後、このシリコン酸化膜に異方性エッ
チングを施すことによって、ゲート電極３の側部にサイ
ドウォール酸化膜５を形成する。
【００２１】次に、図１（ｃ）に示すように、全面に膜
厚１０〜５０ｎｍ程度のチタン（Ｔｉ）膜６をスパッタ
法によって形成する。尚、このとき、シリコン基板１と
チタン膜６との間及びゲート電極３とチタン膜６との間
には、膜厚１〜２ｎｍ程度の自然酸化膜（図示せず）が
形成されている。
【００２２】次に、図１（ｄ）に示すように、チタン膜
６の直下部分近傍に７０〜９０ｋｅＶ程度の加速エネル
ギー、３×１０15〜１×１０16／ｃｍ2 程度のドーズ量
でチタンイオンを注入する。このイオン注入によって、
チタン膜６とシリコン基板１との界面、チタン膜６とサ
イドウォール酸化膜５との界面及びチタン膜６とゲート
電極３との界面がミキシングされ、これら界面に厚さ１
０ｎｍ程度のチタン注入領域７が形成されると同時に、
シリコン基板１とチタン膜６との間及びゲート電極３と
チタン膜６との間に形成されていた自然酸化膜が破壊さ
れて除去される。このとき、チタンは質量数がシリコン
よりも大きいためにチタン膜６とシリコン基板１との界
面で大きなミキシング効果が得られる。従って、チタン
イオンのドーズ量は比較的少なくてよいので、イオン注
入に長時間を要しない。また、ゲート酸化膜２の側面を
被覆するサイドウォール酸化膜５が形成されているため
に、ゲート酸化膜２の側面部分からチタンイオンが注入
されることを防止できるので、ゲート酸化膜２の損傷に
よってＭＯＳトランジスタの信頼性が低下することがな
い。
【００２３】次に、図１（ｅ）に示すように、ドーズ量
３×１０15〜１×１０16／ｃｍ2 程度の条件で、後述す
る高濃度不純物拡散層１０を形成するためのホウ素イオ
ン８を５〜３０ｋｅＶ程度の加速エネルギーでチタン膜
６中にイオン注入する。尚、イオン注入する元素はホウ
素以外のＰ型の不純物であってもよい。
【００２４】次に、図１（ｆ）に示すように、温度９０
０〜１２００℃程度、時間５〜６０秒間程度の条件でシ
リコン基板１全体を熱処理する。この熱処理によって、
チタン膜６とシリコン基板１との界面及びチタン膜６と
ゲート電極３との界面近傍には、膜厚２０〜１００ｎｍ
程度のチタンシリサイド層９が形成されるとともに、シ
リコン基板１の表面部分にはＭＯＳトランジスタのソー
ス・ドレインとなる高濃度不純物拡散層１０が形成され
る。このとき、チタン膜６とシリコン基板１との界面及
びチタン膜６とゲート電極３との界面に自然酸化膜が存
在しないので、シリコンと金属との反応が阻止されるこ
とがない。また、チタンシリサイド層９のシリサイド化
は、チタン膜６とシリコン基板１との界面及びチタン膜
６とゲート電極３との界面のチタン注入領域７から始ま
る。従って、シリコン基板１の表面状態に関わりなくシ
リサイド化が均一に進行して行き、均一な厚さのチタン
シリサイド層９が得られる。尚、不純物拡散層１０は、
別工程のイオン注入によって形成してもよい。
【００２５】次に、図１（ｇ）に示すように、シリサイ
ド化しなかったチタン膜６をエッチング除去する。
【００２６】次に、図１（ｈ）に示すように、全面にＢ
ＰＳＧ膜等の層間絶縁膜１２を形成した後、不純物拡散
層１０に達する開孔１４を層間絶縁膜１２に形成する。
しかる後、開孔１４において不純物拡散層１０と接続さ
れる金属配線１６を形成する。以上の工程によって、チ
タンシリサイド層９を高濃度不純物拡散層１０上に有す
るＭＯＳトランジスタの形成が完了する。
【００２７】以上に述べたように製造されたＭＯＳトラ
ンジスタは、不純物拡散層１０が形成されたシリコン基
板１の表面に均一な厚さのシリサイド層が形成されてい
るから、ソース・ドレイン領域の抵抗を十分に低下させ
ることができるとともに、不純物拡散層１０が例えば
０．２μｍ程度以下に非常に浅く形成されている場合で
あっても接合リーク電流が増加したり、接合耐圧が低下
することがない。また、ゲート電極３上にシリサイド層
９が形成されているので、通常の多結晶シリコン膜から
なるゲートよりも非常に低抵抗で信頼性の高いポリサイ
ドゲートを得ることができる。
【００２８】本実施例では、図１（ａ）の工程において
ホウ素イオンを注入して低濃度不純物拡散層４を備えた
ＬＤＤ構造のＭＯＳトランジスタを製造したが、図１
（ｅ）の工程においてチタン膜６に注入したホウ素イオ
ンが熱処理のために横方向に拡散することによっても低
濃度不純物拡散層４が形成される。従って、図１（ａ）
の工程でのホウ素イオンの注入は省略することが可能で
ある。
【００２９】また、本実施例では、金属膜としてチタン
膜６を形成し、チタン膜６とシリコン基板１との界面に
チタンイオンを注入したが、金属膜を構成する金属元素
はイオン注入する金属元素と必ずしも同種のものでなく
ともよく、異種元素であってもよい。これは、注入され
る金属イオンが主として自然酸化膜を破壊するという役
割を果たし、シリサイド層の形成とは関係が少ないから
である。
【００３０】また、金属膜を構成する金属元素は、チタ
ン以外に、モリブデン（Ｍｏ）、タングステン（Ｗ）、
タンタル（Ｔａ）、コバルト（Ｃｏ）、クロム（Ｃ
ｒ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）、ジルコニ
ウム（Ｚｒ）等の高融点金属の膜を形成してもよく、こ
の場合、シリサイド層９として、ＭｏＳｉ2 、ＷＳ
ｉ2 、ＴａＳｉ2 、ＣｏＳｉ、ＣｒＳｉ2 、ＮｉＳ
ｉ2 、ＶＳｉ2 、ＺｒＳｉ2 等のシリサイドを形成して
もよい。尚、不純物拡散層上に形成するシリサイド層と
しては、低抵抗であるチタンシリサイド（ＴｉＳｉ2 ）
やクロムシリサイド（ＣｒＳｉ2 ）が適している。ま
た、本発明は、シリコン基板の表面に不純物拡散層で形
成された配線の抵抗を低下させるために用いることもで
きる。
【００３１】
【発明の効果】本発明によると、金属膜とシリコン基板
との界面に注入した金属イオンが、この界面に存在する
自然酸化膜を破壊するとともに、シリサイド化がシリコ
ン基板の表面からではなく金属イオン注入領域とシリコ
ン基板との界面から始まるので、シリコン基板の表面状
態に関わりなくシリサイド化が均一に進んでいき、均一
な厚さのシリサイド層を得ることができる。従って、例
えばＭＯＳトランジスタのソース・ドレイン領域を十分
に低抵抗化できるとともに、非常に浅い接合上にシリサ
イド層を形成する場合であっても接合リーク電流が殆ど
なく且つ接合耐圧の優れたシリサイド層を得ることがで
きる。また、金属膜とシリコン基板との界面での注入さ
れた金属イオンのミキシング効果が大きいために、この
界面に従来のように多量の金属イオンを打ち込む必要が
ないので、シリサイド層を短時間で形成することができ
る。
【図面の簡単な説明】
【図１】本発明の実施例の半導体装置の製造方法を工程
順に示す断面図である。
【図２】従来の半導体装置の製造方法を工程順に示す断
面図である。
【図３】従来の半導体装置の製造方法を工程順に示す断
面図である。
【符号の説明】
１ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 低濃度不純物拡散層 ５ サイドウォール酸化膜 ６ チタン膜 ７ チタン注入領域 ８ ホウ素イオン ９ チタンシリサイド層 １０ 高濃度不純物拡散層 １２ 層間絶縁膜 １４ 開孔 １６ 金属配線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年８月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置の製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にシリサイド層を有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】ＤＲＡＭやＥＥＰＲＯＭ等のＭＯＳ型半
導体装置においては、その集積度を上げるに連れて、各
素子のソース・ドレイン領域の不純物拡散層の接合深さ
を浅くする必要がある。その一方で、不純物拡散層の接
合深さを浅くすると、ソース・ドレイン抵抗が大きくな
って動作速度が低下する。そこで、浅い接合であっても
ソース・ドレイン領域の抵抗を低下させて速い動作速度
を得るために、不純物拡散層上にシリサイド層を形成す
る方法が知られている。以下、このシリサイド層形成方
法について、３つの例を挙げて簡単に説明する。
【０００３】まず、第１のシリサイド層形成方法は、ソ
ース・ドレイン領域となる不純物拡散層が表面に形成さ
れたシリコン基板上に金属膜を堆積させた後に熱処理を
施すことによってシリコンと金属とを反応させて、不純
物拡散層上にシリサイド層を形成する方法である。
【０００４】また、第２のシリサイド層形成方法とし
て、図２に示すような方法が提案されている。この方法
では、まず、図２（ａ）に示すように、シリコン基板２
１上にゲート酸化膜２２を介してゲート電極２３をパタ
ーン形成した後、ゲート電極２３をマスクとしたイオン
注入によってシリコン基板２１の表面に不純物拡散層２
４を形成する。しかる後、ゲート電極２３の側面にサイ
ドウォール酸化膜２５を形成してから、全面に金属膜２
６を成膜する。
【０００５】次に、図２（ｂ）に示すように、金属膜２
６とシリコン基板２１との界面及び金属膜２６とゲート
電極２３との界面にシリコンをイオン注入し、上記界面
のミキシングを行った後に、熱処理を施して不純物拡散
層２４及びゲート電極２３の表面にシリサイド層２７を
形成する。
【０００６】さらに、第３のシリサイド層形成方法とし
て、図３に示すような方法が提案されている。この方法
では、まず、図３（ａ）に示すように、シリコン基板３
１上にゲート酸化膜３２を介してゲート電極３３をパタ
ーン形成した後、ゲート電極３３をマスクとしたイオン
注入によってシリコン基板３１の表面に不純物拡散層３
４を形成する。しかる後、不純物拡散層３４及びゲート
電極３３中に金属イオンを注入し、イオン注入層３５を
形成する。
【０００７】次に、図３（ｂ）に示すように、熱処理を
施してイオン注入層３５の金属とシリコンとを反応させ
て不純物拡散層３４及びゲート電極３３の表面にシリサ
イド層３６を形成する。
【０００８】
【発明が解決しようとする課題】しかし、上述した第１
の方法では、シリコン基板上に不可避的に存在する自然
酸化膜（ネイティブオキサイド）のためにシリコンと金
属との反応が阻止されてシリサイド化が均一に行われ
ず、そのためにソース・ドレイン領域の抵抗を十分に低
下させることができないという問題があった。
【０００９】また、第２の方法では、シリサイド層２７
を均一な厚さに形成するのが難しく、且つ、シリサイド
層２７とシリコン基板２１との界面に凹凸が形成される
ために、不純物拡散層２４の接合深さを非常に浅くした
場合に接合リーク電流が増加したり、接合耐圧が低下す
るという問題があった。
【００１０】また、第３の方法では、シリサイド層３６
を均一な厚さで形成できて接合耐圧も良好であるが、ド
ーズ量１×１０17／ｃｍ2 以上の多量の金属イオンを打
ち込んでイオン注入層３５を形成する必要があるため処
理に長時間を要し実用が困難であるという問題があっ
た。また、ゲート酸化膜３２の側面部分から金属イオン
が注入されてゲート酸化膜３２が損傷し、ゲート酸化膜
３２の信頼性が低下するという問題もあった。
【００１１】そこで、本発明の目的は、シリサイド化を
均一に行うことができるとともに、非常に浅い接合上に
シリサイド層を形成する場合であっても接合リーク電流
が殆どなく且つ接合耐圧の優れた、均一な厚さのシリサ
イド層を簡単な工程で形成できる半導体装置の製造方法
を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上に
シリコンを含有する薄膜を形成する工程と、前記薄膜上
に金属膜を形成する工程と、前記薄膜と前記金属膜との
界面に金属イオンを注入する工程と、前記半導体基板に
熱処理を施すことにより、少なくとも前記薄膜と前記金
属膜との界面近傍に金属シリサイド膜を形成する工程と
を具備する。
【００１３】本発明は、別の観点では、シリコンを含有
する半導体基板上に金属膜を形成する工程と、少なくと
も前記半導体基板と前記金属膜との界面に金属イオンを
注入する工程と、前記半導体基板に熱処理を施すことに
より、少なくとも前記半導体基板と前記金属膜との界面
近傍に金属シリサイド膜を形成する工程とを具備する。
【００１４】本発明は、別の観点では、シリコンを含有
する半導体基板上にゲート絶縁膜を介してシリコンを含
有するゲート電極を形成する工程と、前記ゲート電極の
側壁にサイドウォール絶縁膜を形成する工程と、少なく
とも前記サイドウォール絶縁膜及び前記ゲート電極を含
む前記半導体基板上全面に金属膜を形成する工程と、少
なくとも前記半導体基板と前記金属膜との界面に金属イ
オンを注入するとともに、少なくとも前記ゲート電極と
前記金属膜との界面に第２の金属イオンを注入する工程
と、前記半導体基板に熱処理を施すことにより、少なく
とも前記半導体基板と前記金属膜との界面近傍に金属シ
リサイド膜を形成するとともに、少なくとも前記ゲート
電極と前記金属膜との界面近傍に金属シリサイド膜を形
成する工程とを具備する。
【００１５】本発明は、別の観点では、半導体基板上に
絶縁層を介してシリコンを含有する薄膜を形成する工程
と、前記シリコンを含有する薄膜上に金属膜を形成する
工程と、少なくとも前記薄膜と前記金属膜との界面に金
属イオンを注入する工程と、前記半導体基板に熱処理を
施すことにより、少なくとも前記薄膜と前記金属膜との
界面近傍に金属シリサイド膜を形成する工程とを具備す
る。
【００１６】本発明の一態様においては、前記金属イオ
ンが、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、Ｃｏ、Ｃｒ、Ｎｉ、Ｖお
よびＺｒからなる群より選択された少なくとも一種であ
る。
【００１７】本発明の一態様においては、前記第１の金
属イオンおよび前記第２の金属イオンが、Ｔｉ、Ｍｏ、
Ｗ、Ｔａ、Ｃｏ、Ｃｒ、Ｎｉ、ＶおよびＺｒからなる群
より選択された少なくとも一種である。
【００１８】本発明の一態様においては、前記金属シリ
サイド膜を形成した後、前記金属膜を除去する工程をさ
らに具備する。
【００１９】本発明の一態様においては、前記シリコン
を含有する薄膜が多結晶シリコン膜からなる。
【００２０】本発明の一態様においては、前記半導体基
板とは逆導電型の不純物イオンを上記金属膜に注入し、
前記熱処理によって前記半導体基板の表面に不純物拡散
層を形成する工程をさらに具備する。
【００２１】
【作用】金属膜とシリコン基板との界面に注入した金属
イオンが、この界面に存在する自然酸化膜を破壊すると
ともに、シリサイド化がシリコン基板の表面からではな
く金属イオン注入領域とシリコン基板との界面から始ま
るので、シリコン基板の表面状態に関わりなくシリサイ
ド化が均一に進んでいき、均一な厚さのシリサイド層を
得ることができる。また、金属膜とシリコン基板との界
面における金属イオンのミキシング効果が大きいため
に、この界面に従来のように多量の金属イオンを打ち込
む必要がない。
【００２２】また、シリコン基板とは逆導電型の不純物
イオンを金属膜に注入し、熱処理によってシリコン基板
の表面に不純物拡散層を形成する場合には、例えばＭＯ
Ｓトランジスタ等の製造過程において不純物拡散層とシ
リサイド層とを同時に形成することができて工程を簡略
化することができる。
【００２３】尚、本発明において、「シリコン基板」
は、シリコン基板の表面に形成されたウェルやエピタキ
シャル層等を含むものとする。
【００２４】
【実施例】以下、本発明をＭＯＳトランジスタの製造に
適用した実施例について図１を参照して説明する。
【００２５】まず、図１（ａ）に示すように、Ｎ型シリ
コン基板１上の全面に膜厚５〜２０ｎｍ程度のゲート酸
化膜２を熱酸化法によって形成し、さらに、ゲート酸化
膜２上の全面に膜厚１００〜３００ｎｍ程度の多結晶シ
リコン膜を化学気相成長法（ＣＶＤ法）によって形成す
る。しかる後、多結晶シリコン膜及びゲート酸化膜２を
フォトレジスト（図示せず）を用いた異方性エッチング
によってパターニングすることによって、多結晶シリコ
ン膜をゲート電極３の形状に加工する。そして、このゲ
ート電極３をマスクとしてホウ素（Ｂ）イオンを注入す
ることによって、シリコン基板１の表面に低濃度不純物
拡散層４を形成する。尚、イオン注入する元素はホウ素
以外のＰ型の不純物であってもよい。
【００２６】次に、図１（ｂ）に示すように、全面に膜
厚１００〜３００ｎｍ程度のシリコン酸化膜をＣＶＤ法
によって成膜した後、このシリコン酸化膜に異方性エッ
チングを施すことによって、ゲート電極３の側部にサイ
ドウォール酸化膜５を形成する。
【００２７】次に、図１（ｃ）に示すように、全面に膜
厚１０〜５０ｎｍ程度のチタン（Ｔｉ）膜６をスパッタ
法によって形成する。尚、このとき、シリコン基板１と
チタン膜６との間及びゲート電極３とチタン膜６との間
には、膜厚１〜２ｎｍ程度の自然酸化膜（図示せず）が
形成されている。
【００２８】次に、図１（ｄ）に示すように、チタン膜
６の直下部分近傍に７０〜９０ｋｅＶ程度の加速エネル
ギー、３×１０15〜１×１０16／ｃｍ2 程度のドーズ量
でチタンイオンを注入する。このイオン注入によって、
チタン膜６とシリコン基板１との界面、チタン膜６とサ
イドウォール酸化膜５との界面及びチタン膜６とゲート
電極３との界面がミキシングされ、これら界面に厚さ１
０ｎｍ程度のチタン注入領域７が形成されると同時に、
シリコン基板１とチタン膜６との間及びゲート電極３と
チタン膜６との間に形成されていた自然酸化膜が破壊さ
れて除去される。このとき、チタンは質量数がシリコン
よりも大きいためにチタン膜６とシリコン基板１との界
面で大きなミキシング効果が得られる。従って、チタン
イオンのドーズ量は比較的少なくてよいので、イオン注
入に長時間を要しない。また、ゲート酸化膜２の側面を
被覆するサイドウォール酸化膜５が形成されているため
に、ゲート酸化膜２の側面部分からチタンイオンが注入
されることを防止できるので、ゲート酸化膜２の損傷に
よってＭＯＳトランジスタの信頼性が低下することがな
い。
【００２９】次に、図１（ｅ）に示すように、ドーズ量
３×１０15〜１×１０16／ｃｍ2 程度の条件で、後述す
る高濃度不純物拡散層１０を形成するためのホウ素イオ
ン８を５〜３０ｋｅＶ程度の加速エネルギーでチタン膜
６中にイオン注入する。尚、イオン注入する元素はホウ
素以外のＰ型の不純物であってもよい。
【００３０】次に、図１（ｆ）に示すように、温度９０
０〜１２００℃程度、時間５〜６０秒間程度の条件でシ
リコン基板１全体を熱処理する。この熱処理によって、
チタン膜６とシリコン基板１との界面及びチタン膜６と
ゲート電極３との界面近傍には、膜厚２０〜１００ｎｍ
程度のチタンシリサイド層９が形成されるとともに、シ
リコン基板１の表面部分にはＭＯＳトランジスタのソー
ス・ドレインとなる高濃度不純物拡散層１０が形成され
る。このとき、チタン膜６とシリコン基板１との界面及
びチタン膜６とゲート電極３との界面に自然酸化膜が存
在しないので、シリコンと金属との反応が阻止されるこ
とがない。また、チタンシリサイド層９のシリサイド化
は、チタン膜６とシリコン基板１との界面及びチタン膜
６とゲート電極３との界面のチタン注入領域７から始ま
る。従って、シリコン基板１の表面状態に関わりなくシ
リサイド化が均一に進行して行き、均一な厚さのチタン
シリサイド層９が得られる。尚、不純物拡散層１０は、
別工程のイオン注入によって形成してもよい。
【００３１】次に、図１（ｇ）に示すように、シリサイ
ド化しなかったチタン膜６をエッチング除去する。
【００３２】次に、図１（ｈ）に示すように、全面にＢ
ＰＳＧ膜等の層間絶縁膜１２を形成した後、不純物拡散
層１０に達する開孔１４を層間絶縁膜１２に形成する。
しかる後、開孔１４において不純物拡散層１０と接続さ
れる金属配線１６を形成する。以上の工程によって、チ
タンシリサイド層９を高濃度不純物拡散層１０上に有す
るＭＯＳトランジスタの形成が完了する。
【００３３】以上に述べたように製造されたＭＯＳトラ
ンジスタは、不純物拡散層１０が形成されたシリコン基
板１の表面に均一な厚さのシリサイド層が形成されてい
るから、ソース・ドレイン領域の抵抗を十分に低下させ
ることができるとともに、不純物拡散層１０が例えば
０．２μｍ程度以下に非常に浅く形成されている場合で
あっても接合リーク電流が増加したり、接合耐圧が低下
することがない。また、ゲート電極３上にシリサイド層
９が形成されているので、通常の多結晶シリコン膜から
なるゲートよりも非常に低抵抗で信頼性の高いポリサイ
ドゲートを得ることができる。
【００３４】本実施例では、図１（ａ）の工程において
ホウ素イオンを注入して低濃度不純物拡散層４を備えた
ＬＤＤ構造のＭＯＳトランジスタを製造したが、図１
（ｅ）の工程においてチタン膜６に注入したホウ素イオ
ンが熱処理のために横方向に拡散することによっても低
濃度不純物拡散層４が形成される。従って、図１（ａ）
の工程でのホウ素イオンの注入は省略することが可能で
ある。
【００３５】また、本実施例では、金属膜としてチタン
膜６を形成し、チタン膜６とシリコン基板１との界面に
チタンイオンを注入したが、金属膜を構成する金属元素
はイオン注入する金属元素と必ずしも同種のものでなく
ともよく、異種元素であってもよい。これは、注入され
る金属イオンが主として自然酸化膜を破壊するという役
割を果たし、シリサイド層の形成とは関係が少ないから
である。
【００３６】また、金属膜を構成する金属元素は、チタ
ン以外に、モリブデン（Ｍｏ）、タングステン（Ｗ）、
タンタル（Ｔａ）、コバルト（Ｃｏ）、クロム（Ｃ
ｒ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）、ジルコニ
ウム（Ｚｒ）等の高融点金属の膜を形成してもよく、こ
の場合、シリサイド層９として、ＭｏＳｉ2 、ＷＳｉ
2 、ＴａＳｉ2 、ＣｏＳｉ、ＣｒＳｉ2 、ＮｉＳｉ2 、
ＶＳｉ2 、ＺｒＳｉ2 等のシリサイドを形成してもよ
い。尚、不純物拡散層上に形成するシリサイド層として
は、低抵抗であるチタンシリサイド（ＴｉＳｉ2 ）やク
ロムシリサイド（ＣｒＳｉ2 ）が適している。また、本
発明は、シリコン基板の表面に不純物拡散層で形成され
た配線の抵抗を低下させるために用いることもできる。
【００３７】
【発明の効果】本発明によると、金属膜とシリコン基板
との界面に注入した金属イオンが、この界面に存在する
自然酸化膜を破壊するとともに、シリサイド化がシリコ
ン基板の表面からではなく金属イオン注入領域とシリコ
ン基板との界面から始まるので、シリコン基板の表面状
態に関わりなくシリサイド化が均一に進んでいき、均一
な厚さのシリサイド層を得ることができる。従って、例
えばＭＯＳトランジスタのソース・ドレイン領域を十分
に低抵抗化できるとともに、非常に浅い接合上にシリサ
イド層を形成する場合であっても接合リーク電流が殆ど
なく且つ接合耐圧の優れたシリサイド層を得ることがで
きる。また、金属膜とシリコン基板との界面での注入さ
れた金属イオンのミキシング効果が大きいために、この
界面に従来のように多量の金属イオンを打ち込む必要が
ないので、シリサイド層を短時間で形成することができ
る。
【図面の簡単な説明】
【図１】本発明の実施例の半導体装置の製造方法を工程
順に示す断面図である。
【図２】従来の半導体装置の製造方法を工程順に示す断
面図である。
【図３】従来の半導体装置の製造方法を工程順に示す断
面図である。
【符号の説明】 １ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 低濃度不純物拡散層 ５ サイドウォール酸化膜 ６ チタン膜 ７ チタン注入領域 ８ ホウ素イオン ９ チタンシリサイド層 １０ 高濃度不純物拡散層 １２ 層間絶縁膜 １４ 開孔 １６ 金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｇ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に金属膜を形成する工程
    と、 上記シリコン基板と上記金属膜との界面に金属イオンを
    注入する工程と、 しかる後、熱処理を施して上記シリコン基板と上記金属
    膜との界面近傍にシリサイド層を形成する工程とを有し
    ていることを特徴とする半導体装置の製造方法。
  2. 【請求項２】 シリコン基板上にゲート絶縁膜を介して
    ゲート電極を形成する工程と、 上記ゲート電極の側面にサイドウォール絶縁膜を形成す
    る工程と、 しかる後、上記シリコン基板上に金属膜を形成する工程
    と、 上記シリコン基板と上記金属膜との界面に金属イオンを
    注入する工程と、 しかる後、熱処理を施して上記シリコン基板と上記金属
    膜との界面近傍にシリサイド層を形成する工程とを有し
    ていることを特徴とする半導体装置の製造方法。
  3. 【請求項３】 上記シリコン基板とは逆導電型の不純物
    イオンを上記金属膜に注入し、上記熱処理によって上記
    シリコン基板の表面に不純物拡散層を形成する工程を更
    に有していることを特徴とする請求項１又は２に記載の
    半導体装置の製造方法。
JP22100894A 1994-08-23 1994-08-23 半導体装置の製造方法 Pending JPH0864552A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22100894A JPH0864552A (ja) 1994-08-23 1994-08-23 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22100894A JPH0864552A (ja) 1994-08-23 1994-08-23 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH0864552A true JPH0864552A (ja) 1996-03-08

Family

ID=16760037

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22100894A Pending JPH0864552A (ja) 1994-08-23 1994-08-23 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH0864552A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100310175B1 (ko) * 1999-12-31 2001-09-28 황인길 이온주입에 의한 실리사이드 형성 방법
US6406998B1 (en) * 1996-02-05 2002-06-18 Micron Technology, Inc. Formation of silicided contact by ion implantation
JP2011009329A (ja) * 2009-06-24 2011-01-13 Panasonic Corp 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6406998B1 (en) * 1996-02-05 2002-06-18 Micron Technology, Inc. Formation of silicided contact by ion implantation
KR100310175B1 (ko) * 1999-12-31 2001-09-28 황인길 이온주입에 의한 실리사이드 형성 방법
JP2011009329A (ja) * 2009-06-24 2011-01-13 Panasonic Corp 半導体装置およびその製造方法

Similar Documents

Publication Publication Date Title
US6365472B1 (en) Semiconductor device and method of manufacturing the same
US5856698A (en) Second implanted matrix for agglomeration control and thermal stability
JP2860103B2 (ja) 半導体装置製造方法
KR940009360B1 (ko) 반도체장치 및 그 제조방법
JP2849359B2 (ja) ゲート−ドレイン重畳素子の製造方法
JPH09129752A (ja) Ｃｍｏｓ集積回路の製造方法
JPS58116775A (ja) Ｍｅｓｆｅｔ装置の製造方法及びその装置
JPH05291514A (ja) 半導体集積回路装置およびその製造方法
US5776814A (en) Process for doping two levels of a double poly bipolar transistor after formation of second poly layer
JPH0237093B2 (ja) Handotaisochinoseizohoho
JPH0864552A (ja) 半導体装置の製造方法
JP2834775B2 (ja) Ｃｍｏｓ型半導体装置の製造方法
JP3129867B2 (ja) 半導体装置の製造方法
KR100311498B1 (ko) 반도체 소자의 이중 게이트 형성방법
JPH07283400A (ja) 半導体装置及びその製造方法
GB2247349A (en) Method for fabricating MOS transistors
JPH0550129B2 (ja)
JP2948486B2 (ja) 半導体素子の製造方法
JP2570487B2 (ja) 半導体装置の製造方法
JPH0864553A (ja) 半導体装置の製造方法
KR0151038B1 (ko) 반도체장치의 폴리사이드 콘택 및 그 형성방법
KR100353525B1 (ko) 반도체 소자의 게이트 전극 형성방법
JPH1065171A (ja) モストランジスタの製造方法
US20020076907A1 (en) Transistor having a silicided gate and method of forming
JP3501107B2 (ja) 半導体装置の製造方法