TW521425B - Semiconductor device and method of manufacturing the same - Google Patents

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Akira Hokazono
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Toshiba Corp
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Description

521425 Λ7 B7 8448pif.doc/009 五、發明說明（/ ) 發明領域 本發明是關於一種半導體裝置，特別是關於具有高架 (elevated) ·源極/汲極結構的N通道金氧半電晶體（义 channel Metal-Oxide-Semiconductor Transistor 5 NMOS)/P 通道金氧半電晶體（P-channel Metal-Oxide-Semiconductor Transistor，PMOS)之結構及其製造方法。 發明背景 習知之互補式金氧半導體（Complementary Metal-Oxide-Semiconductor ，CMOS)型半導體裝置係受到高速 化、高性能化之要求而朝向細微化進展，對於此而有對閘 極•源極/汲極接觸間隙距離之規模化（scaling)的要求。接 著，使用圖式對關於習知之具有金屬矽化物電極之高性能 金氧半電晶體之細微化之問題進行說明。 第6A圖所示爲習知之具有金屬矽化物之高性能金氧 半電晶體之結構的剖面圖。第6A圖所示之金氧半電晶體 之結構爲矽基板101、淺溝渠隔離（shaU〇w Trench Isolation’以下簡稱STI)之元件隔離絕緣膜ι〇2、由形成 於矽基板上且夾有閘極絕緣膜的多晶矽1〇6所構成的閘極 電極、以此爲罩幕進行離子植入而形成之輕源極/汲極擴 散層107、形成於閘極電極之側壁上的閘極側壁絕緣膜 109、以具有閘極側壁絕緣膜1〇9之閘極電極爲罩幕進行 離子植入而形成之高濃度的重源極/汲極擴散層m、以及 在此尚濃度的重源極/汲極擴散層U1之暴露面及由多晶 矽106所構成之閘極電極上形成之鈷金屬矽化物（c〇balt _____ 4 本紙張尺度適用中國國表標準（CNS)A‘l規格（210 X 997公餐7 ------------裝 -------訂--- (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 521425 Λ7 B7 8448pif.doc/009 五、發明說明（V ) (請先閱讀背面之注意事項再填寫本頁) silicide)等的金屬矽化物112。在此，S!係表示覆蓋高濃度 的重源極/汲極擴散層111之金屬矽化物之閘極長方向擴 展的長度。 當半導體裝置細微化之際，在對應之規模化上’閘極 側壁絕緣膜109之寬度細微化係爲不可或缺的’因此’在 表面金屬矽化物化之高濃度的重源極/汲極擴散層111與 矽基板101之間的接合面上，必須考慮其遺漏電流，而必 須增大高濃度的重源極/汲極擴散層1Π之深度。此時’ 閘極絕緣膜109之寬度變小，則會降低抑制高濃度的重源 極/汲極擴散層1Π之短通道效果，因此在習知之具有金 屬矽化物電極的高性能金氧半電晶體中閘極側壁寬度之規 模難以細微化。 經濟部智慧財產局員工消費合作社印製 另一方面，當自閘極側壁絕緣膜109之端開始至STI 之元件隔離絕緣膜102之源極/汲極側之邊緣部爲止的距 離規模Si縮小時，在高濃度的重源極/汲極擴散層111上 所形成之金屬矽化物之面積會隨之減少，並增加寄生阻 抗。特別是，設於源極/汲極形成區域之邊角（corner)上的 接觸窗開口（contact hole)在用於邊角接觸（corner contact) 型的金氧半電晶體之際，則會產生寄生阻抗增加的問題。 接著，關於上述問題使用第6B圖對具有金屬矽化物 電極之高性能金氧半電晶體之源極/汲極區域與半導體基 板上之導線之間用以連接之接觸窗開口之形成方法及其問 題點進行詳細地說明。第6B圖所示係爲在具有金屬矽化 物電極之高性能金氧半電晶體形成接觸窗開口之製程的剖 5 本紙張尺度適用中國國家標準（CNS)A.】規格（210x 297公坌) "" 521425 Λ7 Π7 ；448pif.doc/009 五、發明說明（¾ ) 面圖。在具有藉由STI之元件隔離絕緣膜102而分離之金 屬矽化物電極的高性能金氧半電晶體上覆蓋形成層間絕緣 膜Π8，再使用光阻（resist)做罩幕並進行微影（lithography) 以於層間絕緣膜118中形成暴露部分高濃度之重源極/汲 極擴散層上之金屬矽化物112的接觸窗開口 119。 •此時，第6A圖的Si之規模縮小，如第6B圖所示配 合罩幕而產生暴露部分閘極側壁絕緣膜1〇9之接觸窗開口 119，且其與金屬矽化物112之間的接觸面積之距離S2變 得極小。由於半導體基板上之金屬導線（未圖示）與金屬 矽化物112之間的連接係在接觸窗開口 Π9中塡入由金屬 材料所形成之接觸窗插塞(contact plug)，因此S2變小，則 增加金氧半電晶體之源極/汲極間的寄生阻抗，進而降低 其動作速度。 又，隨著半導體裝置開發世代的進展，金氧半電晶體 之輕源極/汲極擴散層107變得僅有些許，且高濃度之重 源極/汲極擴散層111必然變淺。但，在之前的敘述中， 高濃度之源極/汲極擴散層111較淺時，則會於形成金屬 矽化物112之際發生接合遺漏且伴隨著互補式金氧半導體 電路之消耗電力之增加的問題。此對策，習知係於高濃度 之源極/汲極擴散區域上藉由選擇性的單晶矽層之磊晶 (epitaxial)成長，含有此單晶矽層之矽基板表面高濃度化， 而提出一種高架•源極/汲極結構以在實質上使矽基板上 的高濃度擴散層變淺。使用此法，在源極/汲極擴散區域 上利用選擇性磊晶法進行成長，再於單晶矽層之表面金屬 本紙張尺/艾適用中國國家標準（CNS)A·丨規格（210 X 297公釐） ------------裝·-------訂--------- #. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 521425 8448pif.doc/009 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（十） 矽化物化，而避免接合遺漏之發生。 當適用於高架•源極/汲極結構之際，也會在STI之 元件隔離絕緣膜102及閘極側壁絕緣膜109之上面全面成 長單晶矽層，然而選擇性的將單晶矽層成長於源極/汲極 擴散區域之上面，係爲確保STI之元件隔離之特性並使互 補式金氧半導體電路可正常動作的必要條件。然，由於STI 隔離寬度之縮小，而成爲元件隔離絕緣膜102埋於溝渠之 際的溝塡性降低之起因，而在溝渠寬度之中央部沿著溝渠 之長方向上發生元件隔離絕緣膜之縫隙，當於源極/汲極 擴散區域上選擇性成長單晶矽層之際，也會於此縫隙之部 分形成成長核進而在STI之橫方向上之中央部發生矽晶 粒。 接著利用第7A圖至第7B圖所示對高架•源極/汲極 結構中元件隔離特性之不良發生進行詳細地說明。第7A 圖所示係爲習知之高架•源極/汲極結構之正常STI結構 的剖面圖。桌7A圖中所不之STI之兀件隔離絕緣膜102， 由於寬的溝渠寬度中具有較佳之元件隔離絕緣膜之溝塡 性，因此，在STI之中央部上不會發生隙縫。因此，在矽 基板101上進行單晶矽層110之選擇性磊晶成長之際，也 會於STI與矽基板101鄰接的元件隔離絕緣膜1〇2之邊緣 部上成長單晶矽層，然由於在元件隔離絕緣膜1〇2之中央 部未成長矽，因此仍可保持良好的元件隔離特性。 然，請參照第7B圖所示，當溝渠寬度變窄時，由於 元件隔離絕緣膜Π6之溝塡性不佳，因此在沿著溝渠之長 7 本紙張尺度適用中國國家標準（CNS)Al規格·（210 X 297公餐） "" ' (請先閱讀背面之注意事項再填寫本頁) 裝 • n I ϋ
1·.· n n I 一 LT · a— I a— a···· tmmt I n I 521425 8448pif.cioc/009 五、發明說明（$ ) (請先閱讀背面之注意事項再填寫本頁) 方向上的溝渠寬度之中央部上，會在元件隔離絕緣膜116 上發生縫隙117。此時在發生有縫隙之元件隔離絕緣膜116 之表面上，會於磊晶成長之過程中降低其與矽基板表面之 間的面選擇性，進而在縫隙117上發生成長核而形成矽晶 粒ll〇a。爲此，會增加在元件隔離絕緣膜116之表面上的 遺漏電流，並降低ST1之元件隔離特性甚至成短路。又， 在第7A圖與第7B圖之說明中，高濃度的重源極/汲極擴 散層1Π省略而未繪於圖式中。 在上述敘述中，習知希望利用高架•源極/汲極結構 以使金氧半電晶體高性能化，然由於閘極側壁絕緣膜之規 模難以細微化，因而使源極/汲極區域上之接觸面積不易 變小，並有於接觸窗開口與導線間的連接變得困難的問 題。又，隨著STI之細微化，於溝塡之際，於元件隔離絕 緣膜上發生縫隙，並於源極/汲極擴散層上進行選擇性磊 晶成長而形成單晶矽層之際，會於縫隙發生成長和並於元 件隔離絕緣膜上形成矽晶粒，而發生使STI之元件隔離絕 緣膜劣化之問題。 發明槪述 經濟部智慧財產局員工消費合作社印製 因此，本發明之一目的係爲解決上述問題而提供一種 半導體裝置及其製造方法，以在電晶體結構之規模細微化 之際，可確保源極/汲極區域上的接觸面積。又，本發明 之另一目的係提供一種半導體裝置及其製造方法，以在STI 細微化之際，將STI中所埋入之元件隔離絕緣膜之表面與 源極/汲極擴散層上之基板表面之間可確保其高的面選擇 8 本紙張尺度適用中國國家標準（CNS)Al規格（210 X 297公釐) '~~' 521425 Λ7 B7 8448pif.doc/009 五、發明說明（b ) 性，以實現具可維持STI之良好的元件隔離特性的高架· 源極/汲極結構。 本發明提出一種半導體裝置，係爲一種高架•源極/ 汲極結構之高性能金氧半電晶體，此裝置係包括在閘極電 極附近之部分矽基板表面上覆蓋截面形狀爲L字型/逆L 字型的閘極絕緣膜，且自源極/汲極區域以磊晶成長之單 晶矽層係延伸至覆蓋於前述矽基板表面上的閘極絕緣膜的 上面。如此可於電晶體細微化之際確保源極/汲極區域上 之接觸面積。又，在表面上沒有形成縫隙之STI結構可於 STI細微化之際維持STI之元件隔離特性。 具體而言，本發明之半導體裝置包括閘極電極、源極 /汲極擴散層、閘極側壁絕緣膜、以及半導體層。其中閘 極電極係形成於半導體基板上。源極/汲極擴散層係形成 於閘極電極之兩側。閘極側壁絕緣膜係覆蓋於源極/汲極 擴散層側之閘極電極側壁及閘極電極附近之部分半導體基 板上面，且閘極側壁絕緣膜之截面形狀係爲L字型/逆L 字型。半導體層係形成於至少一個源極/汲極擴散層上， 且半導體層延伸至閘極電極附近之覆蓋部分半導體基板上 面之閘極側壁絕緣膜上。 較佳的是，本發明之半導體裝置，更包括鄰接於源極 /汲極擴散層之外緣部的埋入式元件隔離區域，且埋入式 元件隔離區域係由絕緣膜塡入溝渠而成。又，半導體層係 由矽層所構成，且於矽層之至少一部份表面上形成金屬砂 化物層。再者，半導體層係與接觸窗插塞連接。 9 本紙張尺度適用中國國家標準（CNS)A丨規格（210 x 297公釐) -----------·裝--------訂---------^9— (請先閱讀背面之注意事項再填寫本頁) 竣濟郎智慧財產局員工消費合作钍印裂 521425 Λ7 137 8448pif.doc/009 五、發明說明) 較佳的是，本發明之半導體裝置之埋入式元件隔離區 域更包括形成於半導體基板上的溝渠、沿著溝渠之內壁而 形成的第一埋入式絕緣膜、形成覆蓋於第一埋入式絕緣膜 之上的第二埋入式絕緣膜。其中第一埋入式絕緣膜係塡於 溝渠之自溝渠之開口面至所定深度爲止之下方，第二埋入 式絕緣膜係形成於溝渠之上方，並覆蓋第一埋入式絕緣 膜。 較佳的是，本發明之半導體裝置係具有埋入式元件隔 離區域，此埋入式元件隔離區域包括··形成於半導體基板 上的溝渠、沿著溝渠之內壁而形成的第一埋入式絕緣膜、 形成覆蓋於第一埋入式絕緣膜之上的第二埋入式絕緣膜。 其中第一埋入式絕緣膜係塡於溝渠之自溝渠之開口面至所 定深度爲止之下方，第二埋入式絕緣膜係形成於溝渠之上 方，並覆蓋第一埋入式絕緣膜。另外，溝渠之開口面開始 之所定深度的値係小於溝渠之開口部的最小內徑。 較佳的是，本發明之半導體裝置之製造方法，包括： 於半導體基板上形成閘極電極，且閘極電極與半導體基板 之間夾有閘極絕緣膜。再以閘極電極爲罩幕進行離子植 入，以於閘極電極之兩側之半導體基板中形成輕源極/汲 極擴散層。之後，於形成輕源極/汲極擴散層後之半導體 基板上形成第一側壁絕緣膜。再於第一側壁絕緣膜上形成 第二側壁絕緣膜。再者，對由第一側壁絕緣膜及第二側壁 絕緣膜所構成之沈積膜進行回蝕刻。再去除殘留於閘極電 極之側壁部上的第二側壁絕緣膜，以形成由覆蓋於閘極電 10 本紙張尺度適用中國國家標準（CNS)A·〗規格（210 X 297公餐） ------——裝I 訂·——丨丨—丨 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 H7 521425 8448pif.doc/009 五、發明說明（2 ) 極側壁部與閘極電極附近之部分半導體基板上面的第一^則 壁絕緣膜所構成的一側壁構造，且側壁構造之截面形狀係 爲L字型/逆L字型。接著，於半導體基板上選擇性磊晶 成長半導體層，半導體層之厚度係大於第一側壁絕緣膜之 厚度，且半導體層之延伸部係形成於覆蓋部分半導體基板 上面的第一側壁絕緣膜上。再以具有側壁結構之閘極電極 爲罩幕進行離子植入，以於閘極電極之兩側之半導體基板 中形成重源極/汲極擴散層。 較佳的是，本發明之半導體裝置之製造方法，更包括 埋入式元件隔離區域之製造方法，此埋入式元件隔離區域 係與重源極/汲極擴散層之外緣部鄰接，且由埋於溝渠之 絕緣膜所形成。其中埋入式元件隔離區域之製造方法包 括：於半導體基板上形成溝渠。再沿著溝渠之內壁塡入第 一絕緣膜，且第一絕緣膜在溝渠寬度之中央部含有縫隙。 之後，去除並平坦化沈積於溝渠外部之第一絕緣膜，再對 第一絕緣膜進行蝕刻’以使第一絕緣膜之暴露表面後退。 接著，塡入第二絕緣膜，以覆蓋殘留於溝渠底部的第一絕 緣膜，再去除沈積於溝渠外部的第二絕緣膜。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下： 圖式之簡鼠說明 桌1A圖至第1C圖所不爲本發明之第一較佳實施例 之半導體裝置之製造流程的剖面圖。 11 本紙張尺度適用中國國家標準（CNS)A丨規格（210 x 297公餐7------ -ϋ n ϋ ϋ ϋ β— ·1_— 1· ·ϋ ·ϋ · an 1 ϋ e_n ϋ ϋ ϋ s a— an ϋ ϋ >ϋ I I · (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 521425 Λ7 B7 8448pif.doc/009 五、發明說明（) 第2A圖至第2B圖所示爲本發明之第一較佳實施例 之半導體裝置之製造流程的剖面圖。 第3圖所示爲本發明之第二較佳實施例之半導體裝置 之淺溝渠隔離結構的剖面圖。 第4A圖至第4C圖所示爲本發明之第二較佳實施例 之半導體裝置之製造流程的剖面圖。 第5A圖至第5C圖所示爲本發明之第二較佳實施例 之半導體裝置之製造流程的剖面圖。 第6A圖至第6B圖所示爲習知之高架•源極/汲極金 氧半電晶體之結構與說明其問題點的剖面圖。 第7A圖至第7B圖所示爲習知之淺溝渠隔離結構與 說明其問題點的剖面圖。 圖式之標記說明= 1，101 :矽基板 2，102，116 :元件隔離絕緣膜 3 :井 4 :通道 5，105 :閘極絕緣膜 6，106 :多晶砂 7，107 :輕源極/汲極擴散層 8，13 :氮化矽膜 9，14，109 ··氧化矽膜 10，110 :矽層 11，111 :高濃度的重源極/汲極擴散層 12 本紙張尺度適用中國國家標準（CNS)A4規格（2】〇χ297公釐） I n I n I 1 I I I n · n ·ϋ 1 I 1 ϋ 1. 一-0, ϋ ϋ a_i H .1 I I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 521425 Λ7 B7 B448pif.doc/009 五、發明說明（\ΰ ) 12，112 :金屬矽化物 15 :溝渠 16 :第一元件隔離絕緣膜 17，117 :縫隙 18 :第二元件隔離絕緣膜 110a :矽晶粒 Π8 :層間絕緣膜 119 :接觸窗開口 較佳實施例之詳細說明 接著，請參照圖式對本發明之較佳實施例進行詳細說 第1A圖至第2B圖所示係爲本發明之第一較佳實施 例之由高架•源極/汲極結構之高性能金氧半電晶體所構 成之半導體裝置的製造流程的剖面圖。 請參照第1A圖所示，在p型或η型矽基板1上形成 深約200nm至350nm左右之淺溝渠，再於溝渠中塡入元 件隔離絕緣膜2而形成STI。之後，於第1A圖所示之STI 之間的主動元件部之矽基板1之表面上，形成厚約20nm 以下之氧化膜，再進行離子植入而井區3及通道區4，並 使用快速加熱回火（Rapid Thermal Annealing，RTA)法對植 入之不純物進行活性化熱處理。其中，離子植入之條件例 如是對η井區3利用加速能量爲500keV、劑量爲3.0E13cm·2 的磷(P)進行植入，對P通道區4利用加速能量爲50keV、 劑量爲1.5E13cnT2的硼(B)進行植入，對p井區利用加速 13 本紙張尺度適用中國國家標準（CNS)A‘i規格（210x 297公爱) (請先閱讀背面之注意事項再填寫本頁) 一裝·！1 訂 *!1. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 521425 8448pif.doc/009 ____B7__ 五、發明說明（\\ ) 能量爲260keV、劑量爲2.0E13cnr2的硼進行植入，對p 井內之通道區利用加速能量爲130keV、劑量爲1.5E13cnr2 的磷進行植入。 接著，在去除基板表面的氧化膜之後，使用熱氧化法 或低壓化學氣相沈積法（Low Pressure Chemical Vapor Deposition)形成厚約1.5nm至6nm左右的聞極氧化膜5。 再於其上沈積厚約l〇〇nm至200nm左右的多晶矽。之後， 使用例如是光、X射線或電子束等之微影以進行閘極長度 約20nm至150nm之閘極電極的圖案化，再使用反應性離 子蝕刻法（reactive ion etching，RIE)進行蝕刻以形成由多 晶矽6所構成之閘極電極。另外，前述閘極氧化膜6之材 質例如是Si02,然並不以此爲限，也可以改用SiON、SiN、 或例如是Ta205之高介電膜。又，多晶矽6也可以改用TiN、 WN等緩衝金屬(barrier metal)、傳導度較高之鎢等閘極電 極材料或金屬閘極結構。 接著，進行後氧化以形成厚約2nm至6nm左右的熱 氧化膜，再以閘極電極爲罩幕進行離子植入以於閘極電極 之兩側形成輕源極/汲極擴散層7，並進行快速加熱回火以 將注入之不純物進行活行化熱處理。其中離子植入之條件 例如是對η型輕擴散層利用加速能量爲l.OkeV至5.0keV 左右、劑量爲5.0E14cnT2至1.0E14cnT2左右的砷（As)進行 植入。對p型輕擴散層利用加速能量爲l.OkeV至3.0keV 左右、劑量爲5.0E14cnT2至1.0E14cnT2左右的二氟化硼（BF2) 進ί了植入。 ___ 14 本紙張尺度適用中國國家標準（CNS)A·丨規格（210 X 297公釐） ------I----·111111! ^ «II — — — — — — · (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 521425 8448pif.doc/〇〇9 五、發明說明（ο/) 之後，當去除後氧化所形成之熱氧化膜之後，在形成 有夾閘極氧化膜5之閘極電極的矽基板1之全面上，利用 低壓化學氣相沈積法依序沈積氮化矽膜8與氧化矽膜9， 再利用反應性離子蝕刻法對由氮化矽膜8與氧化矽膜9所 構成之沈積膜進行蝕刻，以去除位於閘極電極上面及矽基 板1上之沈積膜，而如第1B圖所示形成由氮化矽膜8與 氧化矽膜9所構成之閘極側壁絕緣膜。又，也可以爲於氮 化矽膜8之下形成氧化矽膜之結構。 此時，在反應性離子蝕刻之處理中，輕源極/汲極擴 散層7之矽基板1之上面所暴露之部分，會於矽基板中混 入損害（damage)層或碳（carbon)層。因此，爲得到未受到損 傷之矽基板1之表面，在進行對矽基板1之表面氧化之〇2 反應性離子蝕刻之後，可利用稀氟酸去除氧化之表面層。 接著，當使用稀氟酸去除覆蓋於氮化矽膜8上之氧化 矽膜9之後，請參照第1C圖所示，形成由具有L字型及 左右反轉之逆L字型截面形狀的氮化矽膜8所構成之閘極 側壁絕緣膜。之後，在氫氣氣氛中進行高溫處理以去除自 然氧化膜，而使輕源極/汲極擴散層7之上所暴露之矽基 板1之表面上選擇性磊晶成長矽層10。 在磊晶成長之過程中，於氫氣氣氛中將矽基板等加熱 至攝氏800度以上之高溫，並於氫氣中同時提供矽基板 SiH4、SiH2Cl2、SiHCl3等反應氣體，以於輕源極/汲極擴 散層7之上所暴露之矽基板1之表面上或閘極電極之上面 所暴露出之多晶矽6上選擇性成長出矽層10。 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） " (請先閱讀背面之注意事項再填寫本頁)
· I n ϋ ai_l ϋ 1 1 一.«|*" ϋ 1 1_1 ϋ amtr ·ϋ ϋ I J B7 521425 8448pif.doc/009 五、發明說明（Ά ) 此時，當由多晶矽6所構成之閘極電極上蓋有絕緣膜 時，在閘極電極上不會在輕源極/汲極擴散層7之上面成 長矽層10之同時成長矽層10。可以使用此矽層10之選擇 性磊晶成長的裝置例如是縱型、桶（barrel)型、束（cluster) 型等裝置。其加熱之方式例如是電阻加熱、高頻加熱、燈 (lamp)加熱。又，晶圓處理方式例如是旋葉式、間歇(batch) 式等。上述均可適用於本發明。 在第一較佳實施例中，請參照第1C圖所示，於輕源 極/汲極擴散層7之上面所成長之矽層10之厚度係設定成 厚於由氮化矽膜8所構成之閘極側壁絕緣膜之厚度，矽層 10成長後之形狀係受到覆蓋在由多晶矽6所構成之閘極電 極附近之矽基板上面的一部份上所覆蓋之L字型及逆L字 型的氮化矽膜8之上部的矽層10而影響。此時的矽層10 也會成長於元件隔離絕緣膜2之周邊部，而使矽層10之 形成區域的面積擴大。 接著，請參照第2A圖所示，以具有由氮化矽膜8所 構成之閘極側壁絕緣膜的閘極電極爲罩幕，自矽層10之 上方進行離子植入，以形成高濃度之重源極/汲極擴散層 11，並形成高架•源極/汲極結構。又，在上述製程中， 也可以改成在形成高濃度的重源極/汲極擴散層11之後， 再成長矽層10。 在此，高濃度之重源極/汲極擴散層之深度與沒有罩 覆閘極側壁絕緣膜的閘極電極附近之尺寸之間具有層次之 關係。即，由L字型及逆L字型之氮化矽膜8所構成之閘 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝·！—訂-1111111/. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 521425 8448pif，d〇c/〇〇9 Λ/ --------B7_____ 五、發明說明) 極側壁絕緣膜系分別形成覆蓋於閘極電極附近之半導體基 板上面（源極/汲極區域之上面）之一部分，此時覆蓋於 半導體基板上面的閘極側壁絕緣膜在閘極長方向之長度（L 字型之下邊長度）SW，高濃度的重源極/汲極擴散層11之 接合深度爲Xi時，爲抑制金氧半電晶體之短通道效應， 較佳之SW的範圍例如是SW$ Χγ0.8。 之後，請參照第2B圖所示，利用自身整合之方式形 成金屬砂化物層12。例如在全面上形成Ti、Co、Ni等的 金屬膜，經過熱處理之後，矽層會轉變成金屬矽化物層12， 之後去除爲反應之金屬膜，即可得到在電極部具有較小之 直線阻抗的高架•源極/汲極結構的金氧半電晶體。此時， 在閘極電極上形成替代的金屬矽化物層12，可降低閘極阻 抗，又，本發明也可以適用在多晶矽6之上形成緩衝金屬、 TiN或WN，或於其上沈積傳導度高的鎢而成的多晶矽化 金屬結構。 接著，沈積例如是TEOS、BPSG、SiN等層間絕緣膜 (未圖示），再利用化學機械硏磨法使其表面平坦化。之 後，使用光罩與反應性離子蝕刻法形成暴露源極/汲極區 域之金屬矽化物12的接觸窗開口，再於接觸窗開口之內 壁上形成例如是Ti、TiN等的緩衝金屬，之後藉由再生 (blanket)或選擇性成長而於接觸窗開口中塡入鎢，並進行 化學機械硏磨，以形成與導線及源極/汲極區域相連接之 接觸窗插塞。爲後，當沈積導線用的金屬之後，進行導線 之圖案化，以完成第一較佳實施例之高性能半導體裝置。 17 ------ - -- - ·1111111 ^ ·11111111 ^^1 《請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A‘l規格（210 x 297公釐） 經濟部智慧財產局員工消費合作社印製 521425 8448pif.doc/009 五、發明說明（α ) 此第一較佳實施例之半導體裝置係可在金氧半電晶體 細微化之際可於大面積之矽層10上進行源極/汲極電極金 屬矽化物化，並使與導線連接之接觸窗開口之罩幕裕度增 大，進而容易實現具有低的寄生阻抗的半導體裝置。又， 在上述說明中，矽層10在源極/汲極區域中所暴露之矽基 板1之上係爲單晶化，而氮化矽膜8、元件隔離絕緣膜2 及多晶砂6之上面不一定需要單晶化，也可改爲多晶化。 在第一較佳實施例中，部分砂層1〇沒有需特定多晶化之 問題。 接著，使用第3圖至第5C圖對本發明之第二較佳實 施例之半導體裝置之STI結構及其製造流程進行說明。 第3圖所示係爲在STI中所塡入元件隔離絕緣膜及其 周邊部之結構的剖面圖。在第2圖所示之結構中，係包括 矽基板1、由多晶矽6等所構成之閘極電極、由例如是氧 化矽膜9所構成之閘極側壁絕緣膜、在源極/汲極區域（未 圖示）及閘極電極之上所形成之矽層10、在形成STI之溝 渠底部所塡入之第一元件隔離絕緣膜16、在溝渠內之第一 元件隔離絕緣膜16之內部所產生之縫隙17、以及在溝渠 之開口部上方所塡入之不含縫隙的第二元件隔離絕緣膜 18。又，第一元件隔離絕緣膜16也可以爲在STI之隔離 寬度或蝕刻量足夠而未含有縫隙之情形。 在第二較佳實施例中，係對STI塡入第一元件隔離絕 緣膜16、第二元件隔離絕緣膜18之結構、及在矽基板1 之表面上的矽層1〇進行磊晶成長之際在STI表面之面選 18 本紙張尺度適用中關家標準（CNS)A‘!規格（2. 297公髮) " 一 (請先閱讀背面之注意事項再填寫本頁) 裝 III— ^ β — — — — — — — . 經濟部智慧財產局員工消費合作社印製 521425 8448pif.doc/009 五、發明說明（\> ) 擇性進行說明，並爲更淸楚表示因而圖式中僅顯示簡化分 離出電晶體結構中之STI。 在先前使用第7B圖之說明中，由於細微化時會導致 STI之隔離寬度縮小，因而在沿著STI之長方向之隔離寬 度的中央部上會發生元件隔離絕緣膜之縫隙，並於縫隙上 產生成長核而產生矽晶粒，進而使元件隔離特性劣化。然， 請參照第3圖所示，在第二較佳實施例中，STI係在其溝 渠之開口部覆蓋不含縫隙之平坦的第二元件隔離絕緣膜 18，因此在矽層10進行選擇性磊晶成長之際，矽層10會 從矽基板1之表面的周邊部進行成長，而不會在隔離寬度 之中央部發生結晶粒，以確保良好的STI的分離特性。 之後，用第4A圖至第5C圖對第二較佳實施例之STI 製造流程進行說明。 請參照第4A圖所示，在p型或η型矽基板1上形成 厚約6nm至lOnm的氧化矽膜（未圖示），接著，使用低 壓化學氣相沈積法依序形成厚約WOnm至15〇nm左右之 氮化矽膜13及厚約lOOnm至150nm的氧化矽膜14。之後， 利用光微影與反應性離子蝕刻法形成STI之溝渠15，再於 溫度爲攝氏1000度左右的氧氣、氮氣中對厚約13nm至 15nm之表面進行表面氧化。此表面氧化係用以使STI結 構之邊緣部分圓角化，具有緩和在半導體裝置動作時之邊 緣部分的電界集中的效果。 接著，請參照第4B圖所示，使用低壓化學氣相沈積 法或電紫化學氣相沈積法（Plasma Enhanced Chemical 19 本紙張尺度適用中國國家標準（CNS)Al規格（210 χ 297公釐) '" ϋ ϋ ϋ ϋ I 1 I I— ι ϋ · ϋ ϋ ϋ .1 ι ί _1 一 δ，· ^1 ϋ I I ϋ 1 ϋ I - (請先閱讀背面之注意事項再填寫本頁) 521425 Λ7 B7 8448pif.doc/009 五、發明說明（Λ )
Vapor Deposition，PECVD)將由 Si02 或 03-TE0S 等所構 成之第一元件隔離絕緣膜16沈積於溝渠15中。此時，當 半導體裝置細微化時，溝渠15之開口寬度縮小，因此溝 渠15之深度與開口寬度之比變成具有較大之高寬比，而 使自溝渠內壁所成長的第一元件隔離絕緣膜16之彼此分 離之表面至寬度之中央時相互連接，在外觀上，於溝渠15 之內部，第一元件隔離絕緣膜係進行折返沈積。 之後，利用化學機械硏磨法使表面平坦化，，請參照 第4C圖所示，進行濕蝕刻(wet etching)以去除氧化砂膜 14。但，在第4B圖之製程中，在第一元件隔離絕緣膜16 上所發生之彼此表面之接合部，在此平坦化、 之下無法完全去除，因而如第4C圖所示，在塡人、溝、渠15 之第一元件隔離絕緣膜16之中央部分殘留縫隙17。 象在sti之隔離寬度越小時越明顯。如先前所^，，縫_ 17 會於矽層10之選擇性磊晶成長之過程中，產立2 成長核，而成爲導致選擇性不佳之原因，因此j妾著：_、消_ 元件隔離絕緣膜表面之縫隙17而進行下列處_。 即，在第4C圖之中，當溝渠15中塡入由以〇2或〇^ TE0S等所形成之第一元件隔離絕緣膜16之袠面利2用稀^ 酸進行蝕刻，以後退約l〇〇nm左右。其中對第_元件隔離 絕緣膜16之表面之蝕刻方法也可以改用反應彳生離子纟虫刻 法。接著，請參照第5A圖所示，在第一元件隔離絕緣膜 16之表面後退所產生之溝渠Η之開口部溝_中，利用由 si〇2或orTE〇s等所形成之第二元件隔離絕緣膜18進行 20 本紙張尺度適用中國國家標準（CNS)A·丨規格（210 x 297公釐） — — — — — — — — — — i^_w— ·11111--^ ·1111111« · (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 521425 8448pif.doc〆〇09 五、發明說明（j ) 覆蓋。此時，溝'渠之高寬比係遠小於第3A圖之溝'渠15的 高寬比，因此’對此時之STI隔離寬度較小的溝渠而言’ 第二元件隔離絕緣膜18具有良好的溝塡性。 其中，在此開口部內所生成之溝渠係由第一元件隔離 絕緣膜16之表面自'溝'渠開□面後退而造成’因此此'溝'渠 深度係小於前述之溝渠的開口部之最小內徑（STI之隔離 寬度），因此對此溝渠第二元件隔離絕緣膜18之溝塡性 良好，且此溝塡的第二元件隔離絕緣膜18對於大多數之 絕緣膜之種類、膜質、及成長條件而言’均不會在中央部 含有縫隙。 接著，請參照第5B圖所示，以氮化砂膜13之表面爲 停止層進行化學機械硏磨’以使第二元件隔離絕緣膜18 之表面平坦化’此時表面縫隙17並未顯現出來。最後’ 請參照第5C圖所示’利用餓亥卩的方式去除氮化砂膜13 ’ 而形成表面不存在縫隙17的STI結構。之後，使用如第 一較佳實施例所述之製造流程形成由互補式金氧半導體電 路所構成之半導體裝置，並於高架•源極/汲極結構之形 成時所必要之矽層之選擇性磊晶成長的過程中，可避免發 生選擇崩潰等元件隔離特性之不良現象。 雖然本發明已以上述較佳實施例揭露如上，然其並非 用以限定本發明’例如在第二較佳實施例中，當第„元件 隔離絕緣膜之內部未殘留縫隙之情形下，也可以 表面之後退。此情形下，對於第3圖所示之結檎而言，j系 爲不需去除第一元件隔離絕緣膜內部之縫隙的S” ， 21 本紙張尺度適用中國國家標準（CNS)Al規格（2Κ) X 297公f ) (請先閱讀背面之注意事項再填寫本頁) 裝 ιδ· 521425 Λ7 B7 8448pif.doc/009 五、發明說明（θ) 當第二元件隔離絕緣膜塡於第一元件隔離絕緣膜之上方溝 渠之際，由於溝渠之高寬比較小因此第二元件隔離絕緣膜 表面不會出現縫隙，所得之STI結構之元件隔離特性不會 發生其他特別的問題。又，任何熟習此技藝者，在不脫離 本發明之精神和範圍內，當可作各種之更動與潤飾。 ‘上述本發明之半導體裝置係關於在電晶體之規模細微 化之際，可以確保源極/汲極區域上之接觸面積，並使接 觸窗開口與導線之間的連接更容易，進而降低金氧半電晶 體之直接阻抗。又關於STI之細微化而言，元件隔離絕緣 膜之表面與源極/汲極擴散層上之基板表面之間可確保其 高的面選擇性，而得到由具有良好元件隔離特性之高性能 金氧半電晶體所構成之半導體裝置。 • I - I--— — — — — ·1111111 ^ — — — — — —— — I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 22 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）

Claims (1)

  1. 521425 經濟部中央標準局員工消費合作社印裝 8448pif.doc/009 gg C8 D8 六、申請專利範圍 1. 一種半導體裝置，包括： 一閘極電極，形成於一半導體基板上； 一源極/汲極擴散層，形成於該閘極電極之兩側； 一閘極側壁絕緣膜，係覆蓋於該源極/汲極擴散層側 之該閘極電極側壁及該閘極電極附近之部分該半導體基板 上面，且該閘極側壁絕緣膜之截面形狀係爲L字型/逆L 字型；以及 一半導體層，形成於至少一個該源極/汲極擴散層上， 且該半導體層延伸至該閘極電極附近之覆蓋部分該半導體 基板上面之該閘極側壁絕緣膜上。 2. 如申請專利範圍第1項所述之半導體裝置，更包括 一埋入式元件隔離區域，係鄭接於該源極/汲極擴散層之 外緣部，且該埋入式元件隔離區域係由一絕緣膜塡入一溝 渠而成。 3. 如申請專利範圍第1項或第2項所述之半導體裝 置，更包括該半導體層係由一矽層所構成，且於該矽層之 至少一部份表面上形成一金屬砂化物層。 4. 如申請專利範圍第1項所述之半導體裝置，其中該 半導體層係與一接觸窗插塞連接。 5. 如申請專利範圍第2項所述之半導體裝置，其中該 埋入式元件隔離區域更包括： 該溝渠，形成於該半導體基板上； 一第一埋入式絕緣膜，係沿著該溝渠之內壁而形成； 一第二埋入式絕緣膜，係形成覆蓋於該第一埋入式絕 23 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· 訂- 線_ 521425 經濟部中央標準局員工消費合作社印製 8 4 4 8pi f . doc/ Ο Ο 9 gg C8 D8六、申請專利範圍 緣膜之上，其中該第一埋入式絕緣膜係塡於該溝渠之自該 溝渠之開口面至一所定深度爲止之下方，該第二埋入式絕 緣膜係形成於該溝渠之上方，並覆蓋該第一埋入式絕緣 6. —種半導體裝置，係具有一埋入式元件隔離區域， 該埋入式元件隔離區域包括： 一溝渠，係形成於一半導體基板上面； 一第一埋入式絕緣膜，係沿著該溝渠之內擘而形成； 一第二埋入式絕緣膜，係形成覆蓋於該第一埋入式絕 緣膜之上，其中該第一埋入式絕緣膜係塡於該溝渠之自該 溝渠之開口面至一所定深度爲止之下方，該第二埋入式絕 緣膜係形成於該溝渠之上方，並覆蓋該第一埋入式絕緣 膜。 7·如申請專利範圍第5項或第6項所述之半導體裝 置’其中自該溝渠之開口面開始之該所定深度的値係小於 該溝渠之開口部的一最小內徑。 8.—種半導體裝置之製造方法，包括： 於一半導體基板上形成一閘極電極，且該閘極電極與 該半導體基板之間夾有一閘極絕緣膜； 以該閘極電極爲罩幕進行一第一離子植入，以於該閘 極電極之兩側之該半導體基板中形成一輕源極/汲極擴散 [7¾ · 曆， 於形成該輕源極/汲極擴散層後之該半導體基板上形成 一第一側壁絕緣膜； 24 〖氏張尺度(CNS) A4· (210χ297^·〉 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂- -線· 521425 ABCD 經濟部中央標準局貝工消費合作社印製 8448pif.doc/009 六、申請專利範圍 於該第一側壁絕緣膜上形成一第二側壁絕緣膜； 對由該第一側壁絕緣膜及該第二側壁絕緣膜所構成之 一沈積膜進行回蝕刻； 去除殘留於該閘極電極之側壁部上的該第二側壁絕緣 膜，以形成由覆蓋於該閘極電極側壁部與該聞極電極附近 之部分該半導體基板上面的該第一側壁絕緣膜所構成的一 側壁構造，且該側壁構造之截面形狀係爲L字型/逆[字 型； 於該半導體基板上選擇性磊晶成長一半導體層’該半 導體層之厚度係大於該第一側壁絕緣膜之厚度’且該半導 體層之一延伸部係形成於覆蓋部分該半導體基板上面的該 第一側壁絕緣膜上；以及 以具有該側壁結構之該閘極電極爲罩幕進行一第二離 子植入，以於該閘極電極之兩側之該半導體基板中形成一 重源極/汲極擴散層。 / 9.如申請專利範圍第8項所述之半導體裝置之製造方 法，更包括一埋入式元件隔離區域之製造方法，該埋入式 元件隔離區域係與該重源極/汲極擴散層之外緣部鄰接， 且由埋於一溝渠之一絕緣膜所形成，其中該埋入式元件隔 離區域之製造方法包括： 於該半導體基板上形成該溝渠； 沿著該溝渠之內壁塡入一第一絕緣膜，且該第一絕緣 膜在該溝渠寬度之中央部含有一縫隙； 去除並平坦化沈積於該溝渠外部之該第一絕緣膜； 25 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
    521425 8 4 4 8pi f . doc/Ο 09 A8 B8 C8 D8 申請專利範圍 對該第一絕緣膜進行蝕刻，以使該第一絕緣膜之暴露 表面後退； 塡入一第二絕緣膜，以覆蓋殘留於該溝渠底部的該第 一絕緣膜；以及 去除沈積於該溝渠外部的該第二絕緣膜。 (請先閲讀背面之注意事項再填寫本頁) 裝· -、ΤΓ- 線 經濟部中央標準局員工消費合作社印製 26 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）
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Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8026161B2 (en) 2001-08-30 2011-09-27 Micron Technology, Inc. Highly reliable amorphous high-K gate oxide ZrO2
US6781189B2 (en) * 2002-01-22 2004-08-24 Micron Technology, Inc. Floating gate transistor with STI
KR100476922B1 (ko) * 2002-05-31 2005-03-17 삼성전자주식회사 반도체 장치의 게이트 패턴 형성 방법
JP3914114B2 (ja) * 2002-08-12 2007-05-16 株式会社東芝 半導体装置およびその製造方法
KR100523839B1 (ko) * 2002-10-07 2005-10-27 한국전자통신연구원 건식 리소그라피 방법 및 이를 이용한 게이트 패턴 형성방법
CN1286157C (zh) * 2002-10-10 2006-11-22 松下电器产业株式会社 半导体装置及其制造方法
US7101813B2 (en) 2002-12-04 2006-09-05 Micron Technology Inc. Atomic layer deposited Zr-Sn-Ti-O films
US6958302B2 (en) 2002-12-04 2005-10-25 Micron Technology, Inc. Atomic layer deposited Zr-Sn-Ti-O films using TiI4
KR100517555B1 (ko) * 2003-01-02 2005-09-28 삼성전자주식회사 살리사이드층을 포함하는 반도체 소자 및 그 제조방법
US7166528B2 (en) 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7247534B2 (en) * 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
KR100567879B1 (ko) * 2003-12-12 2006-04-04 동부아남반도체 주식회사 살리사이드를 갖는 반도체 소자 제조 방법
US7112513B2 (en) * 2004-02-19 2006-09-26 Micron Technology, Inc. Sub-micron space liner and densification process
US7078302B2 (en) * 2004-02-23 2006-07-18 Applied Materials, Inc. Gate electrode dopant activation method for semiconductor manufacturing including a laser anneal
KR100554828B1 (ko) * 2004-04-08 2006-02-22 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR101068140B1 (ko) * 2004-05-12 2011-09-27 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US7175709B2 (en) * 2004-05-17 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxy layer and method of forming the same
US7271464B2 (en) * 2004-08-24 2007-09-18 Micron Technology, Inc. Liner for shallow trench isolation
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
FR2876220B1 (fr) * 2004-10-06 2007-09-28 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
US7682940B2 (en) 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7271463B2 (en) * 2004-12-10 2007-09-18 Micron Technology, Inc. Trench insulation structures including an oxide liner that is thinner along the walls of the trench than along the base
KR100571419B1 (ko) * 2004-12-23 2006-04-14 동부아남반도체 주식회사 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법
US7663164B2 (en) * 2005-01-26 2010-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced leakage protection diode
US7687383B2 (en) * 2005-02-04 2010-03-30 Asm America, Inc. Methods of depositing electrically active doped crystalline Si-containing films
DE102005013982A1 (de) * 2005-03-26 2006-10-05 Atmel Germany Gmbh Verfahren zur Herstellung eines Bipolartransistors und nach einem derartigen Verfahren hergestellter Bipolartransistor
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
KR101229526B1 (ko) * 2005-04-29 2013-02-04 어드밴스드 마이크로 디바이시즈, 인코포레이티드 개선된 스트레스 전달 효율을 가지는 컨택 절연층 형성 기술
DE102005020133B4 (de) * 2005-04-29 2012-03-29 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz
US7648927B2 (en) 2005-06-21 2010-01-19 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US7651955B2 (en) 2005-06-21 2010-01-26 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
TW200713455A (en) * 2005-09-20 2007-04-01 Applied Materials Inc Method to form a device on a SOI substrate
JP4575274B2 (ja) * 2005-10-31 2010-11-04 富士通セミコンダクター株式会社 パターンレイアウト、レイアウトデータの生成方法及び半導体装置
US7759206B2 (en) * 2005-11-29 2010-07-20 International Business Machines Corporation Methods of forming semiconductor devices using embedded L-shape spacers
US7800184B2 (en) 2006-01-09 2010-09-21 International Business Machines Corporation Integrated circuit structures with silicon germanium film incorporated as local interconnect and/or contact
JP2007221106A (ja) * 2006-01-19 2007-08-30 Toshiba Corp Ｎａｎｄ型半導体記憶装置及びその製造方法
FR2897982B1 (fr) 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat
US8809907B2 (en) 2006-03-14 2014-08-19 Northrop Grumman Systems Corporation Leakage barrier for GaN based HEMT active device
US7674337B2 (en) 2006-04-07 2010-03-09 Applied Materials, Inc. Gas manifolds for use during epitaxial film formation
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
JP5090451B2 (ja) 2006-07-31 2012-12-05 アプライド マテリアルズ インコーポレイテッド 炭素含有シリコンエピタキシャル層の形成方法
JP2008066548A (ja) * 2006-09-08 2008-03-21 Sony Corp 半導体装置および半導体装置の製造方法
FR2910702B1 (fr) * 2006-12-26 2009-04-03 Soitec Silicon On Insulator Procede de fabrication d'un substrat mixte
US7880241B2 (en) * 2007-02-23 2011-02-01 International Business Machines Corporation Low-temperature electrically activated gate electrode and method of fabricating same
US20080227267A1 (en) * 2007-03-14 2008-09-18 Theodorus Gerardus Maria Oosterlaken Stop mechanism for trench reshaping process
KR100858883B1 (ko) * 2007-03-16 2008-09-17 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
JP4503627B2 (ja) * 2007-03-29 2010-07-14 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
EP2191497A2 (en) * 2007-09-05 2010-06-02 Nxp B.V. A transistor and a method of manufacturing the same
WO2009031085A1 (en) * 2007-09-05 2009-03-12 Nxp B.V. A transistor and a method of manufacturing the same
JP5178103B2 (ja) * 2007-09-12 2013-04-10 株式会社東芝 半導体装置およびその製造方法
US7759199B2 (en) * 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
JP4728378B2 (ja) * 2008-11-10 2011-07-20 エルピーダメモリ株式会社 半導体装置の製造方法
CN101937848B (zh) * 2009-07-03 2012-06-06 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
JP5944285B2 (ja) 2012-09-18 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9082654B2 (en) * 2013-05-30 2015-07-14 Rohm Co., Ltd. Method of manufacturing non-volatile memory cell with simplified step of forming floating gate
US9099423B2 (en) 2013-07-12 2015-08-04 Asm Ip Holding B.V. Doped semiconductor films and processing
CN104517851A (zh) * 2013-09-30 2015-04-15 中芯国际集成电路制造(上海)有限公司 Pmos器件及其制作方法
JP5902868B1 (ja) 2014-06-16 2016-04-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
CN105448916B (zh) * 2014-08-29 2018-10-16 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US9601565B2 (en) 2014-12-22 2017-03-21 Globalfoundries Inc. Zig-zag trench structure to prevent aspect ratio trapping defect escape
JP6211637B2 (ja) * 2016-02-01 2017-10-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58143548A (ja) 1982-02-22 1983-08-26 Toshiba Corp 半導体装置の製造方法
JPS5958837A (ja) 1982-09-29 1984-04-04 Fujitsu Ltd 半導体装置の製造方法
JPS63197355A (ja) 1987-02-12 1988-08-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4791073A (en) 1987-11-17 1988-12-13 Motorola Inc. Trench isolation method for semiconductor devices
US5702986A (en) * 1995-12-05 1997-12-30 Micron Technology, Inc. Low-stress method of fabricating field-effect transistors having silicon nitride spacers on gate electrode edges
KR970054360A (ko) * 1995-12-06 1997-07-31 김주용 반도체소자의 트랜지스터 형성방법
JPH09252049A (ja) 1996-03-15 1997-09-22 Mitsubishi Electric Corp 多層埋め込みトレンチアイソレーション
JP2894283B2 (ja) 1996-06-27 1999-05-24 日本電気株式会社 半導体装置の製造方法
US5739066A (en) * 1996-09-17 1998-04-14 Micron Technology, Inc. Semiconductor processing methods of forming a conductive gate and line
JP2000049348A (ja) * 1998-05-29 2000-02-18 Toshiba Corp エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法
JP2000012678A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体装置の構造及び製造方法
US6180472B1 (en) * 1998-07-28 2001-01-30 Matsushita Electrons Corporation Method for fabricating semiconductor device
JP2000223703A (ja) * 1999-01-29 2000-08-11 Toshiba Corp 半導体装置及びその製造方法
JP2000252462A (ja) 1999-03-01 2000-09-14 Toshiba Corp Ｍｉｓ型半導体装置及びその製造方法
KR100312943B1 (ko) 1999-03-18 2001-11-03 김영환 반도체장치 및 그의 제조방법
JP2000269495A (ja) 1999-03-18 2000-09-29 Toshiba Corp 半導体装置及びその製造方法
JP2000332099A (ja) 1999-05-21 2000-11-30 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
KR100564550B1 (ko) * 1999-06-08 2006-03-28 삼성전자주식회사 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법
US6391732B1 (en) * 2000-06-16 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned, L-shaped sidewall spacers

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