KR20050009799A - 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성방법 - Google Patents

듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성방법 Download PDF

Info

Publication number
KR20050009799A
KR20050009799A KR1020030048870A KR20030048870A KR20050009799A KR 20050009799 A KR20050009799 A KR 20050009799A KR 1020030048870 A KR1020030048870 A KR 1020030048870A KR 20030048870 A KR20030048870 A KR 20030048870A KR 20050009799 A KR20050009799 A KR 20050009799A
Authority
KR
South Korea
Prior art keywords
film
layer
interlayer insulating
insulating film
trench
Prior art date
Application number
KR1020030048870A
Other languages
English (en)
Inventor
홍은석
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030048870A priority Critical patent/KR20050009799A/ko
Publication of KR20050009799A publication Critical patent/KR20050009799A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 듀얼 다마신(Dual Damascene) 공정을 이용한 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히, 구리를 이용한 반도체 소자의 금속 배선 형성 공정에 있어서, 저유전 물질로 형성되는 층간 절연막의 상부 표면을 소수성에서 친수성으로 변화시킴으로써, 높은 유전율을 가지는 식각 정지막을 상기 층간 절연막의 상부에 증착하지 않더라도, 상기 층간 절연막의 수분 흡수 등에 의한 워터 마크와 같은 결함을 방지할 수 있으므로, 상기 식각 정지막에 의하여 내부 정전 용량이 증가하는 것을 방지할 수 있는 동시에, 상기 워터 마크 등의 결함에 의해 금속 배선의 수율 및 신뢰성이 저하되는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.

Description

듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL-LINE OF THE SEMICONDUCTOR DEVICE USING DUAL DAMASCENE PROCESS}
본 발명은 듀얼 다마신(Dual Damascene) 공정을 이용한 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히, 구리를 이용한 반도체 소자의 금속 배선 형성 공정에 있어서, 저유전 물질로 형성되는 층간 절연막의 상부 표면을 소수성에서 친수성으로 변화시킴으로써, 높은 유전율을 가지는 식각 정지막을 상기 층간 절연막의 상부에 증착하지 않더라도, 상기 층간 절연막의 수분 흡수 등에 의한 워터 마크와 같은 결함을 방지할 수 있으므로, 상기 식각 정지막에 의하여 내부 정전 용량이 증가하는 것을 방지할 수 있는 동시에, 상기 워터 마크 등의 결함에 의해 금속 배선의 수율 및 신뢰성이 저하되는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
CMOS 로직 디바이스의 속도 증가는 주로 게이트의 길이를 감소시켜 게이트 지연 시간을 줄이는 것에 의존하여 왔는데, 특히, 소자에 대한 고집적화가 이루어질수록 라인 백 엔드의 금속 배선(Back End of Line Matallization)에 의한 RC 지연(Resistance Capacitance Delay)이 소자의 속도를 좌우한다. 이 때문에, RC 지연을 줄일 수 있도록, 상기에서 살핀, 저저항의 특성을 가지는 구리를 금속 배선 물질로 이용하고, 층간 절연막으로 저유전 물질을 사용하여, 비아홀과 금속 배선을 동시에 형성하는 듀얼 다마신 공정을 이용하여 반도체 소자의 금속 배선을 형성하여 왔다.
그런데, 상기 종래 기술에 의한 듀얼 다마신 공정에 있어서는, 저유전 물질로 층간 절연막을 형성한 후에, 수분 흡수나 후속 공정에 의하여 이러한 층간 절연막에 결함이 발생하는 것을 방지하기 위하여, 상기 층간 절연막의 상부에 PE TEOS 또는 질화막을 이용하여 식각 정지막을 증착하였다.
그러나, 이러한 식각 정지막은 일반적으로 산소 처리에 의한 산화막에 비하여 높은 유전율을 가지는 물질로 형성되므로, 내부 정전 용량을 증가시키는 요인으로 작용할 수 있으며, 이 때문에 최종 제조되는 금속 배선 및 반도체 소자의 특성을 악화시키는 일 요인으로 작용하였다.
물론, 이러한 식각 정지막에 의해 유전율이 높아지는 것을 방지하기 위하여, 금속 배선을 평탄화하는 과정에서 상기 식각 정지막을 제거하는 방법 역시 제안된 바 있으나, 이러한 경우에도, 평탄화 과정에서 층간 절연막의 표면이 소수성으로 됨으로써, 추후 공정에서 층간 절연막의 표면에 워터 마크 등의 결함이 발생하여, 결국, 금속 배선의 수율과 신뢰성을 저하시키는 문제점이 있었다.
이하, 첨부한 도면을 참고로, 종래 기술에 의한 금속 배선 형성 공정 및 이의 문제점을 더욱 구체적으로 설명하기로 한다.
도 1a 내지 도 1g는 종래 기술에 의한 금속 배선 형성 방법의 일례를 나타낸 도면이다.
상기 종래 기술에 의하면, 우선 도 1a에서 볼 수 있는 바와 같이, 소정의 하부 구조가 형성된 반도체 기판(1)상에 제 1 확산 방지막(2) 및 절연막(3)을 순차 적층하고, 상기 절연막을 선택적으로 식각하여 하부 금속 배선을 위한 트렌치를 형성한 후, 상기 트렌치내에 금속 물질, 예를 들어, 구리를 매립, 평탄화하여 하부 금속 배선(4)을 형성한다. 그리고, 상기 하부 금속 배선(4)이 형성된 결과물 전체에 제 2 확산 방지막(5)을 증착한다.
이후, 도 1b에서 볼 수 있는 바와 같이, 상기 제 2 확산 방지막(5) 상에 저유전율 물질을 증착하여 층간 절연막(Inter Metal Dielectric)(6)을 형성한 후, PE TEOS, PE 질화막 등을 이용하여 상기 층간 절연막(6) 상에 식각 정지막(7)을 형성한다. 계속하여, 상기 식각 정지막(7) 상에 감광막을 도포한 후, 노광 및 현상 공정을 통하여 비아홀 패턴을 갖는 감광막 패턴(8)을 형성한다.
상기 식각 정지막(7)은 수분 흡수 또는 추후 공정에 의하여 층간 절연막에 결함이 발생하는 것을 방지하기 위한 것으로, 이러한 식각 정지막을 형성하지 않는 경우, 층간 절연막에 워터 마크 등의 결함이 발생하여, 최종 제조되는 금속 배선 및 반도체 소자의 특성 저하를 초래할 수 있다. 그런데, 상기 식각 정지막은 산소 처리된 산화막(예를 들어, SiO2)에 비해 높은 유전율을 가지는 질화막 등으로 형성되는 바, 상기와 같은 종래 기술에 의하면, 식각 정지막을 형성함으로써, 층간 절연막에 결함이 발생하는 것을 방지할 수 있는 반면, 높은 유전율을 가지는 식각 정지막으로 인하여, 내부 정전 용량이 상승하는 문제점이 발생할 수 있게 된다.
한편, 상기 감광막 패턴(8)을 형성한 후에는, 도 1c에서 볼 수 있는 바와 같이, 상기 감광막 패턴(8)을 마스크로 하여, 하부의 식각 정지막(7) 및 층간 절연막(6)을 플라즈마 건식각 방식으로 식각하여 내부에 비아홀(9)을 형성하고, 감광막 패턴(8)을 제거한다.
그리고 나서, 도 1d에서 볼 수 있는 바와 같이, 상기 비아홀이 형성된 결과물 전체에, 유기 반사방지막(10)을 증착하여 비아홀(9)의 내부를 유기 반사방지막으로 매립하는 한편, 식각 정지막 상의 소정 영역에 유기 반사 방지막이 덮이도록 한다. 상기 유기 반사 방지막(10)을 증착한 이후에는, 그 상부에 다시 감광막(11)을 형성하고, 이에 대해 노광 및 현상 공정을 진행하여, 트렌치가 형성될 부분을 패터닝한다.
이후, 도 1e에서 볼 수 있는 바와 같이, 상기 감광막 패턴(11)에 따라 그 하부의 식각 정지막(7), 층간 절연막(5) 및 유기 반사 방지막(10)을 소정 깊이까지 선택적으로 식각하여 트렌치(12)를 형성한 후, 잔류하는 유기 반사 방지막(10)을 식각, 제거한다.
그리고 나서, 도 1f에서 볼 수 있는 바와 같이, 비아홀에 의해 노출된 제 제 2 확산 방지막(5)을 식각, 제거하여 하부 금속 배선(4)을 노출시킨 후, 도 1g에서 볼 수 있는 바와 같이, 상기 트렌치 및 비아홀 내부에 구리를 증착, 매립하고, 이를 평탄화하면서, 층간 절연막(6) 상부에 잔류하는 식각 정지막(7)을 제거함으로써, 금속 배선을 최종 형성한다.
그런데, 이러한 공정에 있어서, 금속 배선을 평탄화하면서 상기 식각 정지막(7)을 제거하면, 식각 정지막에 의해 내부 정전 용량이 증가하는 것을 방지할 수 있는 반면, 평탄화 공정에서 층간 절연막이 소수성으로 변화하기 때문에 층간 절연막의 표면에 워터 마크 등의 결함이 발생하게 되며, 이러한 문제점을 해결하기 위하여 식각 정지막을 그대로 놓아들 경우, 유전율이 높은 식각 정지막에 의한 내부 정전 용량의 증가가 해결될 수 없다.
이러한 종래 기술의 문제점으로 인하여, 유전율이 높은 식각 정지막을 층간 절연막의 상부에 형성하지 않고도, 층간 절연막 상에 워터 마크와 같은 결함이 생기는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법이 절실히 요구되어 왔다.
본 발명은, 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여, 높은 유전율을 가지는 식각 정지막을 상기 층간 절연막의 상부에 증착하지 않더라도, 상기 층간 절연막의 수분 흡수 등에 의한 워터 마크와 같은 결함을 방지할 수 있으므로, 상기 식각 정지막에 의하여 내부 정전 용량이 증가하는 것을 방지할 수 있는 동시에, 상기 워터 마크 등의 결함에 의해 금속 배선의 수율 및 신뢰성이 저하되는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래 기술에 의한 금속 배선 형성 방법의 일례를 나타낸 공정 순서도이며,
도 2a 내지 도 2g는 본 발명에 의한 금속 배선 형성 방법의 일례를 나타낸 도면이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체 기판 102 : 제 1 확산 방지막
103 : 절연막 104 : 하부 금속 배선
105 : 제 2 확산 방지막 106 : 층간 절연막
108 : 감광막(비아홀을 위한 것) 109 : 비아 홀
110 : 유기 반사 방지막 111 : 감광막(트렌치를 위한 것)
112 : 트렌치
상기와 같은 목적을 해결하기 위한 본 발명은 제 1 확산 방지막, 하부 금속 배선을 포함하는 절연막 및 제 제 2 확산 방지막이 순차 형성된 반도체 기판 상에, 저유전 물질을 이용하여 층간 절연막을 형성하는 단계; 감광막을 이용하여 상기 층간 절연막 및 제 2 확산 방지막을 패터닝함으로써, 비아홀을 형성하는 단계; 상기비아홀이 형성된 결과물 전체에 유기 반사 방지막을 증착하여, 비아홀을 매립하는 단계; 감광막을 이용하여 트렌치가 형성될 부분을 정의하고, 상기 감광막 패턴에 따라 하부의 유기 반사 방지막 및 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계; 상기 결과물 상에 잔류하는 유기 반사 방지막을 제거하는 단계; 상기 비아홀 및 트렌치 내부에 금속층을 증착, 매립하여 상부 금속 배선을 형성하는 단계; 및 상부 금속 배선을 평탄화한 후, 층간 절연막의 표면을 산소로 처리하여 친수성으로 변화시키는 단계를 포함하여 구성되는 반도체 소자의 금속 배선 형성 방법을 제공한다.
상기 본 발명에 의한 금속 배선 형성 방법에 있어서는 상부 금속 배선을 평탄화한 후에, 노출된 층간 절연막의 표면을 산소로 처리하게 되는 바, 이에 따라, 평탄화에 의해 소수성으로 된 층간 절연막의 표면이 친수성으로 변화될 수 있어서, 높은 유전율을 가지는 식각 정지막을 사용하지 않더라도, 층간 절연막의 표면에 워터 마크 등의 결함이 발생하는 것을 방지할 수 있다.
또한, 식각 정지막을 사용하지 않으므로, 이에 의한 내부 정전 용량의 증가 역시 방지할 수 있어서, 금속 배선 및 반도체 소자의 특성 향상에 기여할 수 있다.
이러한 본 발명의 금속 배선 형성 방법에 있어서, 상기 산소 처리 공정은 150℃이하의 낮은 온도에서 진행함이 바람직하다. 이보다 높은 온도로 층간 절연막을 처리하는 경우, 층간 절연막이 열화되어 금속 배선의 특성 저하를 초래할 수 있다.
이하, 첨부한 도면을 참고로, 본 발명에 의한 금속 배선 형성 방법의 일례를더욱 상세히 설명하기로 한다. 다만, 이는 하나의 예시로 제시된 것으로, 이에 의해 본 발명의 권리 범위가 정해지는 것은 아니다.
본 발명에 따라 금속 배선을 형성함에 있어서는, 우선, 도 2a에서 볼 수 있는 바와 같이, 소정의 하부 구조가 형성된 반도체 기판(100)상에 제 1 확산 방지막(102) 및 절연막(103)을 순차 적층하고, 상기 절연막을 선택적으로 식각하여 하부 금속 배선을 위한 트렌치를 형성한 후, 상기 트렌치내에 금속 물질, 예를 들어, 구리를 매립, 평탄화하여 하부 금속 배선(104)을 형성한다. 그리고, 상기 하부 금속 배선(104)이 형성된 결과물 전체에 제 2 확산 방지막(105)을 증착한다.
이 때, 상기 제 1. 제 2 확산 방지막(102, 105)은 하부 금속 배선인 구리가 웨이퍼 상에 확산되는 것을 방지하기 위한 것으로, 약 500Å의 두께로 형성함이 바람직하다.
이후, 도 2b에서 볼 수 있는 바와 같이, 상기 제 2 확산 방지막(105) 상에 저유전율 물질을 이용하여 층간 절연막(Inter Metal Dielectric)(106)을 형성한 후, 상기 층간 절연막(106) 상에 감광막을 도포하고, 노광 및 현상 공정을 통하여 비아홀 패턴을 갖는 감광막 패턴(108)을 형성한다.
상기 감광막을 도포하는 공정은 층간 절연막(106) 상에 네거티브 감광막을 회전 도포 방법을 통하여 코팅함으로써 진행되는 바, 이 때의 감광막은 후속의 식각 공정을 거치지 않으므로, 식각 선택비가 우수한 물질을 선택할 필요가 없고, 마스크 에지의 거칠기를 최소화하기 위하여 분자량이 작은 물질을 사용하며, 이 때 감광막의 두께는 비아 홀이 형성되는 층간 절연막의 두께만큼, 즉, 4000 - 5000Å으로 코팅한 후, 비아홀이 형성될 지역에 감광막을 남긴다.
한편, 상기 감광막 패턴(108)을 형성한 후에는, 도 2c에서 볼 수 있는 바와 같이, 상기 감광막 패턴(108)에 따라, C4F8/N2/Ar을 식각 기체로 사용한 플라즈마 건식각 방식으로 하부의 층간 절연막(106)을 식각하여 내부에 비아홀(109)을 형성하고, 감광막 패턴(108)을 제거한다.
그리고 나서, 도 2d에서 볼 수 있는 바와 같이, 상기 비아홀이 형성된 결과물 전체에, 유기 반사방지막(110)을 증착하여 비아홀(109)의 내부를 유기 반사방지막으로 매립하는 한편, 층간 절연막(106) 상의 소정 영역에 유기 반사 방지막(110)이 덮이도록 한다. 상기 유기 반사 방지막(110)을 증착한 이후에는, 그 상부에 다시 감광막(111)을 형성하고, 이에 대해 노광 및 현상 공정을 진행하여, 트렌치가 형성될 부분을 패터닝한다.
이후, 도 2e에서 볼 수 있는 바와 같이, 상기 감광막 패턴(111)에 따라, C4F8/N2/Ar을 식각 기체로 사용한 플라즈마 건식각 방식으로 그 하부의 층간 절연막(106) 및 유기 반사 방지막(110)을 소정 깊이까지 선택적으로 식각하여 트렌치(112)를 형성한 후, 바이어스 산소 플라즈마(Biased O2 plasma)를 이용하여 잔류하는 유기 반사 방지막(110)을 식각, 제거한다.
그리고 나서, 도 2f에서 볼 수 있는 바와 같이, CF4/CHF3/O2/Ar 기체를 사용한 플라즈마 건식 식각 방식을 통하여, 비아홀에 의해 노출된 제 2 확산 방지막(105)을 블랑켓 식각함으로써, 하부 금속 배선(104)을 노출시킨 후, 식각시 발생한 폴리머를 제거하기 위하여, 세정 공정을 진행한다.
계속하여, 도 2g에서 볼 수 있는 바와 같이, 상기 트렌치(112) 및 비아홀(109) 내부에 전기 도금 방식으로 구리를 증착, 매립하고, 이를 평탄화하고 나서, 후 세정을 진행하기 전에 150℃의 온도 하에서 산소 기체를 수 십초간 노출하여 상기 평탄화 공정에 의하여 소수성화된 층간 절연막(106)의 표면을 친수성화 시키고, 후 세정을 실시함으로써, 최종 금속 배선을 제조한다.
즉, 본 발명의 금속 배선 형성 방법에 있어서는 금속 배선에 대한 평탄화를 진행하고 나서, 후 세정을 진행하기 전에, 노출된 층간 절연막의 표면을 산소로 처리함으로써, 평탄화 공정에 의해 소수성화된 층간 절연막의 표면을 친수성으로 변화시키게 되는 바, 이에 의하여, 유전율이 높은 식각 정지막을 층간 절연막의 상부에 형성하지 않더라도, 워터 마크 등의 결함이 층간 절연막에 발생하는 것을 방지할 수 있다.
상기한 바와 같이, 본 발명에 따르면, 유전율이 높은 식각 정지막을 층간 절연막의 상부에 형성하지 않더라도, 워터 마크 등의 결함이 층간 절연막에 발생하는 것을 방지할 수 있으므로, 상기 식각 정지막에 의해 내부 정전 용량이 증가하는 것을 방지할 수 있는 동시에, 워터 마크 등의 결함에 의하여 금속 배선 및 반도체 소자의 특성이 저하되는 것을 방지할 수 있다.

Claims (2)

  1. 제 1 확산 방지막, 하부 금속 배선을 포함하는 절연막 및 제 제 2 확산 방지막이 순차 형성된 반도체 기판 상에, 저유전 물질을 이용하여 층간 절연막을 형성하는 단계;
    감광막을 이용하여 상기 층간 절연막 및 제 2 확산 방지막을 패터닝함으로써, 비아홀을 형성하는 단계;
    상기 비아홀이 형성된 결과물 전체에 유기 반사 방지막을 증착하여, 비아홀을 매립하는 단계;
    감광막을 이용하여 트렌치가 형성될 부분을 정의하고, 상기 감광막 패턴에 따라 하부의 유기 반사 방지막 및 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계;
    상기 결과물 상에 잔류하는 유기 반사 방지막을 제거하는 단계; 상기 비아홀 및 트렌치 내부에 금속층을 증착, 매립하여 상부 금속 배선을 형성하는 단계; 및
    상부 금속 배선을 평탄화한 후, 층간 절연막의 표면을 산소로 처리하여 친수성으로 변화시키는 단계를 포함하여 구성되는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 산소 처리 공정은 150℃이하의 낮은 온도에서 진행함을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
KR1020030048870A 2003-07-16 2003-07-16 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성방법 KR20050009799A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030048870A KR20050009799A (ko) 2003-07-16 2003-07-16 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030048870A KR20050009799A (ko) 2003-07-16 2003-07-16 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성방법

Publications (1)

Publication Number Publication Date
KR20050009799A true KR20050009799A (ko) 2005-01-26

Family

ID=37222394

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030048870A KR20050009799A (ko) 2003-07-16 2003-07-16 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성방법

Country Status (1)

Country Link
KR (1) KR20050009799A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8058176B2 (en) 2007-09-26 2011-11-15 Samsung Electronics Co., Ltd. Methods of patterning insulating layers using etching techniques that compensate for etch rate variations

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8058176B2 (en) 2007-09-26 2011-11-15 Samsung Electronics Co., Ltd. Methods of patterning insulating layers using etching techniques that compensate for etch rate variations

Similar Documents

Publication Publication Date Title
KR100350811B1 (ko) 반도체 장치의 금속 비아 콘택 및 그 형성방법
US6319809B1 (en) Method to reduce via poison in low-k Cu dual damascene by UV-treatment
KR100675722B1 (ko) 반도체 웨이퍼 장치 및 그 제조 방법
US7217663B2 (en) Via hole and trench structures and fabrication methods thereof and dual damascene structures and fabrication methods thereof
JPH10335458A (ja) 半導体装置及びその製造方法
US6680248B2 (en) Method of forming dual damascene structure
US20020072217A1 (en) Method for improving contact reliability in semiconductor devices
KR20050009799A (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성방법
US7704820B2 (en) Fabricating method of metal line
US7112537B2 (en) Method of fabricating interconnection structure of semiconductor device
KR100483202B1 (ko) 반도체 소자의 제조 방법
KR100571406B1 (ko) 반도체 소자의 금속배선 제조 방법
KR100613384B1 (ko) 반도체 소자의 배선 형성방법
KR100712981B1 (ko) 반도체소자의 비트라인 형성방법
KR100447322B1 (ko) 반도체 소자의 메탈 라인 형성 방법
KR100481889B1 (ko) 반도체 소자의 제조방법
KR100512051B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100244713B1 (ko) 반도체 소자의 제조방법
KR100481382B1 (ko) 반도체 소자의 제조 방법
KR100262009B1 (ko) 반도체장치의 제조 방법
KR100456420B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100427539B1 (ko) 반도체소자의다중금속층형성방법
KR100875028B1 (ko) 반도체 소자의 메탈 라인 형성 방법
KR100727702B1 (ko) 반도체 소자의 구리배선 제조방법
KR20080022316A (ko) 반도체 장치의 금속 배선 형성 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination