JP2011108869A - 半導体装置 - Google Patents

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Abstract

【課題】パッド電極が設けられる層間絶縁膜に低誘電率膜を用いた場合にも、該層間絶縁膜の破壊及び界面剥離を発生させず、高い接続信頼性を確保できるようにする。
【解決手段】半導体基板１の上方に、層間絶縁膜１１、２１等を介在させて形成された外部接続用電極を備えている。外部接続用電極は、上面を露出するパッドメタル層８と、該パッドメタル層８と半導体基板１との間に形成された第１のメタル層２と、層間絶縁膜２１を貫通してパッドメタル層８と第１のメタル層２とを電気的に接続し、且つ、層間絶縁膜２１に形成された少なくとも２つの第１のビア２２とを有している。第１のビア２２同士の最大の間隔ｂは、パッドメタル層８の幅寸法ａよりも大きい。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、素子形成領域上に入出力パッド（外部接続用電極）を備えた半導体装置に関する。
近年、情報技術の広がりと共にコンピュータ及び携帯電話等の電子機器の能力として高速化の要求は高まっている。それに伴い電子機器の性能に大きく影響するシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に代表される半導体素子の性能として更なる高速化が必然的に求められている。しかし、半導体素子の高速化に大きな妨げになるのが、ＭＯＳトランジスタ自体の遅延とその上層にある配線自身及び配線間の寄生容量による配線遅延がある。
従来は、ゲート長を短くする微細化技術によりＭＯＳトランジスタ自体の遅延を低減してきた。しかしながら、微細化技術の開発によるＭＯＳトランジスタ自体の遅延が小さくなるに従い配線遅延の問題が表面化してきている。そこで、配線間遅延を小さくするため、配線同士の間に埋められている絶縁膜に誘電率が低い絶縁膜（低誘電率膜）を採用することにより、配線遅延を小さくしようとしている。
しかしながら、低誘電率膜は、従来から採用されていたシリコン酸化膜よりも機械的強度が大幅に低下する。このことは、半導体による回路形成を担う拡散工程が完了し、半導体素子のパッケージングを担う組立工程、特にワイヤボンド工程で問題となる。具体的には、層間絶縁膜の機械的強度が十分でないため、半導体素子に形成されているパッドの上にワイヤボンドを行うと、ワイヤボンド時の衝撃荷重がパッドを通じてパッド直下の層間絶縁膜に伝わって、層間絶縁膜を大きく変形させる。その変形が層間絶縁膜にクラックを発生させ、半導体素子自体の品質の信頼性に大きく影響する。
そこで、従来はパッドの直下に層間絶縁膜を挟んでメタル層を形成し、形成されたメタル層とパッドとを接続プラグによって接続することにより、ボンディングにより層間絶縁膜に印加される衝撃をメタル層が受け止める。さらに、印加された衝撃でメタル層が衝撃の印加方向に変形しようとするのをビアが支えるようになり、パッドの直下に成膜された層間絶縁膜の機械的強度を向上させようとしている（ 例えば、特許文献１を参照。） 。その結果、ボンディングにより層間絶縁膜に伝わる衝撃が緩和されて、層間絶縁膜の剥離及びクラック等のダメージが低減する。
しかし、上記の構成では、層間絶縁膜の接合面に設けたパッドと層間絶縁膜のストレスが大きく、層間絶縁膜に誘電率が低い、いわゆるｌｏｗ−ｋ膜を用いた場合に、プロービング、ワイヤボンディング又はダイシング時等に層間絶縁膜にクラックが発生する。
この課題に対し、従来は以下のような構造が提案されている（例えば、特許文献２を参照。）。図６は従来例に係る半導体装置の断面構成を示している。図６に示すように、従来例に係る半導体装置は、シリコンからなる半導体基板１０１の上に順次形成された層間絶縁膜１０２、層間絶縁膜１０３、層間絶縁膜１０４、層間絶縁膜１０５及び層間絶縁膜１０６と、該層間絶縁膜１０６の上に形成されたボンディングパッド１０７とを有している。ここで、各層間絶縁膜１０２〜１０６におけるボンディングパッド１０７の下側の領域にそれぞれ複数のビア１３２、ビア１４２、ビア１５２及びビア１６２を格子状に貫通するように設けることにより、ボンディングパッド１０７の下側の領域とその外側の領域との各層間絶縁膜１０２〜１０６の間の接合面を分断し、且つ、ボンディングパッド１０７の下側の領域において各層間絶縁膜１０２〜１０６の間の接合面を分割する。このように、各ビア１３２〜１６２を設けることにより、ボンディングパッド１０７を支持する構造が提案されている。ここで、層間絶縁膜１０２から層間絶縁膜１０６のうちの少なくとも１つには、低誘電率膜が用いられている。
この構造によれば、各ビア１３２〜１６２が各層間絶縁膜１０２〜１０６の接合面を複数に分割するため、各層間絶縁膜間１０２〜１０６のストレスが緩和されて、各層間絶縁膜１０２〜１０６の剥離を防止することができると記述されている。
特開２０００−１１４３０９号公報 特開２００５−１１６７８８号公報
しかしながら、前記従来の半導体装置には、下記のような問題がある。すなわち、ゲート長の著しい微細化の進展に伴い、層間絶縁膜の低誘電率化が進んでおり、層間絶縁膜はより脆弱化してきている。一方、組立工程においては、ボンディングパッド１０７に引張応力を受ける。例えば、ワイヤボンディング工法又はフリップチップ工法におけるスタッドバンプ形成工程においては、金属ワイヤをボール化し、ボンディングパッド１０７に圧着した後、金属ワイヤを引き上げる。その際、ボンディングパッド１０７には大きな引張応力が加わる。また、例えば半田材、金又は銅等からなる突起状のバンプをボンディングパッド１０７の上に形成し、その後、ウエーハバックグラインド工程において、バンプの先端部をダイシングテープに貼り付けた状態でウエーハの裏面をバックグラインド加工する。その後、ダイシングテープを剥がす際に、ボンディングパッド１０７に大きな引張応力を受ける。
このように、組立工程において、脆弱すなわち強度が低い各層間絶縁膜１０３〜１０６の上に形成されたボンディングパッド１０７に大きな引張応力が加えられると、半導体基板１０１の基板面に垂直な方向に配置された各ビア１３２〜１６２には応力が集中する。例えば、ビア１３２とストッパ膜１２１との界面に応力が集中して、脆弱な層間絶縁膜１０２又は層間絶縁膜１０３を起点として、層間絶縁膜１０２又は層間絶縁膜１０３に破壊又は剥離が発生するという問題がある
また、半導体パッケージの組立後においても、マザーボードへの実装工程において、リフロー後の冷却プロセス（例えば、２４０℃〜２６０℃から２０℃〜３０℃までの冷却）において、引張方向に対して大きな熱応力がボンディングパッド１０７に発生し、上述したのと同様に、脆弱な層間絶縁膜１０２又は層間絶縁膜１０３を起点として破壊又は剥離が発生するという問題がある。
さらに、高温状態及び低温状態が繰り返される使用環境下においても、繰り返して引張応力が加わることにより、脆弱な層間絶縁膜の界面において、亀裂破壊又は剥離が発生するという問題もある。
本発明は、前記従来の問題を解決し、パッド電極が設けられる層間絶縁膜に低誘電率膜を用いた場合にも、該層間絶縁膜の破壊及び界面剥離を発生させず、高い接続信頼性を確保できるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体装置を、ボンディングパッド（外部接続用電極）と該ボンディングパッドの下方に絶縁膜を介在させて設けるメタル層との間に形成する複数のビア同士の最大の間隔をボンディングパッドの幅よりも大きくする構成とする。
具体的に、本発明に係る第１の半導体装置は、半導体基板の上に、少なくとも２層の層間絶縁膜を介在させて形成された外部接続用電極を備え、外部接続用電極は、上面を露出する第１のメタル層と、第１のメタル層と半導体基板との間に形成された第２のメタル層と、第１のメタル層と第２のメタル層との間に形成された第３のメタル層と、第２のメタル層と第３のメタル層との間の第１の層間絶縁膜を貫通して、第２のメタル層と第３のメタル層とを電気的に接続する少なくとも２つの第１のビアとを有し、第１のビア同士の最大の間隔は、第１のメタル層の幅寸法よりも大きいことを特徴とする。
本発明の第１の半導体装置によると、第１のメタル層が受けた引張応力が第２のメタル層の上の少なくとも２つのビアに分散されて伝播することにより緩和される。また、引張応力が加わる第２のメタル層の上に形成されたビア同士の最大の間隔が第１のメタル層の幅寸法よりも大きいため、第２のメタル層が受ける引張応力が緩和される。これにより、例えば第２のメタル層の上にある脆弱な層間絶縁膜の剥離及び亀裂破壊を防ぐことができるので、組立後も高い接続信頼性を確保することができる。
本発明の第１の半導体装置において、外部接続用電極は、第１のメタル層と第３のメタル層との間の第２の層間絶縁膜を貫通して、第１のメタル層と第３のメタル層とを電気的に接続する少なくとも２つの第２のビアをさらに有し、第１のビア同士の最大の間隔は、第２のビア同士の最大の間隔よりも大きいことが好ましい。
このようにすると、第１のメタル層が受けた引張応力が、基板側にその間隔が広い第１のビアを伝播して分散されることにより一層緩和される。また、引張応力が加わる第２のメタル層の面積が第１のメタル層の面積よりも大きく形成されるため、第２のメタル層が受ける引張応力は緩和される。さらに、各メタル層の引張応力を受ける領域はすべて層間絶縁膜により押さえられているため、第２のメタル層が受ける引張応力が緩和されるので、層間絶縁膜の剥離及び亀裂防止を効果的に実現することができる。さらに、第３のメタル層に引張応力を集中することが可能となるため、例えば第１のメタル層と接する層間絶縁膜に硬い絶縁膜を用いれば、第３のメタル層よりの下側の脆弱な層間絶縁膜に伝わる引張応力を緩和できるので、層間絶縁膜の剥離及び亀裂防止を効果的に実現することができる。
この場合に、第１の層間絶縁膜の誘電率は、第２の層間絶縁膜の誘電率よりも低くてもよい。
このようにすると、誘電率が低い第１の層間絶縁膜に設けられた第１のビア同士の最大の間隔が大きくなるため、第１のメタル層が受けた引張応力を緩和することができるので、第１の層間絶縁膜の破壊及び層間剥離を防ぐことができる。
この場合に、第１の層間絶縁膜の厚さは、第２の層間絶縁膜の厚さ以上であってもよい。
このように、誘電率が低い第１の層間絶縁膜を第２の層間絶縁膜の厚さ以上に厚くしても、第１の層間絶縁膜が受ける引張応力が膜の破壊強度を上回らず、破壊及び剥離を防ぐことが可能となる。従って、第１の層間絶縁膜が厚い構成においては、層間絶縁膜の誘電率を下げることができるため、配線遅延を最小限にすることができる。
また、この場合に、第１の層間絶縁膜の厚さは、第２の層間絶縁膜の厚さ以下であってもよい。このようにすると、半導体装置の強度を確実に向上することができる。

また、本発明の半導体装置が第２のビアを有する場合に、第２のビアは、２次元的に且つ３つ以上設けられていてもよい。
このようにすると、第１のメタル層の直下の応力を３つ以上のビアによって緩和することができるため、層間絶縁膜の剥離及び亀裂防止をより効果的に実現することができる。
また、第１の半導体装置において、第１のメタル層にはビアが直接に設けられていなくてもよい。
このようにすると、第１のパッドメタルに加わった引張応力を第１のメタル層の直下の層間絶縁膜の全面で受けるため、第２のメタル層が受ける応力をさらに緩和することができる。その結果、第２のメタル層が受ける引張応力が緩和されるため、例えば第２のメタル層の上にある脆弱な層間絶縁膜の剥離及び亀裂破壊を防ぐことができるので、組立後も高い接続信頼性を確保することができる。
本発明に係る第２の半導体装置は、半導体基板の上に、少なくとも２層の層間絶縁膜を介在させて形成された外部接続用電極を備え、外部接続用電極は、上面を露出する第１のメタル層と、第１のメタル層と半導体基板との間に形成された第２のメタル層と、第１のメタル層と第２のメタル層との間に形成された第３のメタル層と、第１のメタル層と第３のメタル層との間に形成された第４のメタル層と、第３のメタル層と第２のメタル層との間に形成された第５のメタル層と、第５のメタル層と第２のメタル層との間の第１の層間絶縁膜を貫通して、第５のメタル層と第２のメタル層とを電気的に接続する少なくとも２つの第１のビアと、第１のメタル層と第４のメタル層との間の第２の層間絶縁膜を貫通して、第１のメタル層と第４のメタル層とを電気的に接続する少なくとも２つの第２のビアと、第４のメタル層と第３のメタル層との間の第３の層間絶縁膜を貫通して、第４のメタル層と第３のメタル層とを電気的に接続する少なくとも２つの第３のビアと、第３のメタル層と第５のメタル層との間の第４の層間絶縁膜を貫通して、第３のメタル層と第５のメタル層とを電気的に接続する少なくとも２つの第４のビアとを有し、第１のビア同士の最大の間隔は、第１のメタル層の幅寸法及び第２のビア同士の最大の間隔よりも大きく、第３のビア同士の最大の間隔は、第２のビア同士の最大の間隔よりも小さく、且つ、第１のビア同士の最大の間隔は、第４のビア同士の最大の間隔よりも大きいことを特徴とする。
本発明の第２の半導体装置によると、第３のメタル層より下側に低誘電率の層間絶縁膜が設けられている場合に、この脆弱な層間絶縁膜に伝わる引張応力をより一層緩和できるため、層間絶縁膜の剥離及び亀裂防止を効果的に実現できる。
また、本発明の第１又は第２の半導体装置において、第１の層間絶縁膜の誘電率は、３．０以下であってもよい。
また、本発明の第１又は第２の半導体装置において、半導体基板は、半導体素子が形成された素子形成領域を有し、外部接続用電極は、素子形成領域の上方に形成されていてもよい。
本発明の第１又は第２の半導体装置において、同一平面上に形成された少なくとも２つの各ビア同士を結ぶ中間点は、半導体基板の主面と垂直な方向に同心上に形成されていてもよい。
また、本発明の第１又は第２の半導体装置において、各メタル層は、半導体基板の主面と垂直な方向に同心上に形成されていてもよい。
本発明に係る半導体装置によると、パッド電極が設けられる層間絶縁膜に低誘電率膜を用いた場合にも、該層間絶縁膜の破壊及び界面剥離を発生させすることがなく、組立後も高い接続信頼性を確保することができる。
（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。 （ａ）は本発明の第１の実施形態の第１変形例に係る半導体装置を示す平面図である。（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置を示す平面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 本発明の第３の実施形態に係る半導体装置を示す断面図である。 本発明の第４の実施形態に係る半導体装置を示す平面図である。 従来例に係る半導体装置を示す断面図である。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置ついて図面を参照しながら説明する。
図１（ａ）及び図１（ｂ）に示すように、第１の実施形態に係る半導体装置を構成する多層配線構造は、例えばシリコン（Ｓｉ）からなる半導体基板１の上に形成されている。多層配線構造は、外部接続用電極であって、層間絶縁膜１１、メタル層２、層間絶縁膜２１、メタル層３、層間絶縁膜３１、メタル層４、層間絶縁膜４１、メタル層５、層間絶縁膜５１、メタル層６、層間絶縁膜６１、メタル層７及びパッドメタル層８が順次積層されて形成されている。なお、多層配線構造は、半導体基板１上の素子形成領域上に形成されていてもよい。
層間絶縁膜２１、層間絶縁膜３１、層間絶縁膜４１、層間絶縁膜５１及び層間絶縁膜６１には、メタル層２とメタル層３、メタル層３とメタル層４、メタル層４とメタル層５、メタル層５とメタル層６及びメタル層６とメタル層７の間をそれぞれ電気的に接続するように、少なくとも２個ずつのビア２２、ビア３２、ビア４２、ビア５２及びビア６２が形成されている。ここで、各ビア２２、３２、４２、５２及び６２は、半導体基板１に近い層に形成されているビアほど、同一の層内の最大の間隔が大きくなるように配置されている。
各層間絶縁膜１１、２１、３１及び４１は、誘電率が３．０よりも低い絶縁膜を用いる。例えば、各層間絶縁膜１１、２１、３１及び４１には、それぞれ膜厚が１００ｎｍ〜２００ｎｍであり、誘電率が２．４のＥＬＫ（Ｅｘｔｒｅｍｅ ｌｏｗ−ｋ）膜を用いる。これに対し、層間絶縁膜５１、６１には、例えば、膜厚が５００ｎｍ〜１０００ｎｍであり、誘電率が４．３のＴＥＯＳ（Ｔｅｔｒａ-ｅｔｈｙｌ-ｏｒｔｈｏ-ｓｉｌｉｃａｔｅ）膜を用いる。
各メタル層２、３、４、５、６及び７は、タンタル（Ｔａ）又は窒化タンタル（ＴａＮ）等からなるバリアメタルを含む銅（Ｃｕ）又はＣｕ合金膜からなる。各ビア２２、３２、４２、５２及び６２は、主にＣｕ又はＣｕ合金が埋め込まれて形成されている。上面を露出するパッドメタル層８は、例えばアルミニウム（Ａｌ）からなり、窒化チタン（ＴｉＮ）／チタン（Ｔｉ）からなるバリアメタルを含むＡｌ積層膜により形成されている。
以下に、第１の実施形態に係る多層配線構造の特徴を説明する。図１（ａ）に示すように、パッドメタル層８は平面円形状を有しており、その直径（＝幅）をａで示す。一方、半導体基板１に最も近いメタル層２の上に形成されたビア２２は、層間絶縁膜２１に同心円上に等間隔で配置されている。このビア２２の最大間隔をｂで示す。ここで、パッドメタル層８の直径ａはビア２２の最大間隔ｂよりも小さくなるように形成する。また、メタル層７の下側に形成されるビア６２の最大間隔は、パッドメタル層８の直径ａよりも小さく形成する。さらに、メタル層６から下層においては、各ビア５２、４２及び３２は、これらが形成される層が下層となるにつれて各ビアの最大間隔を大きくし、且つｂを上回らないように形成する。例えば、ａを５０μｍとし、ｂを１００μｍとし、各ビア６２、５２、４２及び３２の最大間隔は、それぞれ４０μｍ、６０μｍ、８０μｍ及び９０μｍである。
このように、パッドメタル層８の直径ａが最下層のビア２２の最大間隔ｂよりも小さく、且つ下層に向かうにつれて最大間隔が広がるように各層のビアが階段状に形成されている。このため、組立時等に、パッドメタル層８に引張応力を受けたとしても、その応力は階段状に形成された各ビアを順次下方に伝播して分散されることにより緩和される。また、各メタル層２、３、４及び５が受ける引張応力は、パッドメタル層８と密着する硬い層間絶縁膜５１及び層間絶縁膜６１に抑えられて緩和される。
従って、層間絶縁膜１１等を構成する、脆弱なＥＬＫ膜と接するメタル層２等が受ける引張応力が緩和されるため、脆弱な層間絶縁膜の剥離及び亀裂破壊を防ぐことが可能となる。その結果、組立後も高い接続信頼性を確保することができるようになる。
例えば、パッドメタル層８の上に、チタン（Ｔｉ）、タングステン（Ｗ）又は銅（Ｃｕ）等からなるシード層を形成し、その後、シード層の上にニッケル（Ｎｉ）、銅（Ｃｕ）又は金（Ａｕ）等からなるアンダーバンプメタルを形成する。続いて、形成したアンダーバンプメタルの上に半田材により突起状の半田バンプを形成する。その後、形成された半田バンプ側をダイシングテープに貼り付け、半導体基板１に対してバックグラインドを行った後、収束イオンビーム（ＦＩＢ）によりパッドメタル層８の下に位置する多層配線部を切断加工したとしても、脆弱なＥＬＫ膜の剥離及び亀裂の発生を抑止できるという効果がある。さらに、例えば、バックグラインド工程の後に半導体装置をチップ状にダイシングし、その後、半導体チップをフラックスが塗布されたガラスエポキシからなる多層基板の上に搭載し、リフロー炉により半田バンプを溶融させて、半導体チップと多層基板とを半田材により接合する。続いて、封止樹脂を注入し、注入された封止樹脂を硬化させて、半導体パッケージを作製する。このように作製された半導体パッケージを、高温状態と低温状態とを周期的に繰り返す温度サイクル試験に投入しても、オープン不良等の異常が抑止されるという効果がある。
このように、第１の実施形態に係る半導体装置は、バックグラインド工程、リフロー工程及び温度サイクル試験等のように、パッドメタル層８に引張応力を受ける工程を経ても、層間絶縁膜１１等のような、脆弱なＥＬＫ膜に剥離又は亀裂が見られない。
なお、本実施形態においては、ＥＬＫ膜である各層間絶縁膜１１、２１、３１及び４１が４層分積層された構造を示したが、これに限られない。すなわち、誘電率が低い脆弱な膜からなる積層構造であれば、その積層数に拘わらず、その全ての層にビアを設けることができればよい。また、脆弱な層間絶縁膜もＥＬＫ膜に限られず、ＵＬＫ（Ｕｌｔｒａ ｌｏｗ−ｋ）膜又は炭素含有酸化シリコン（ＳｉＯＣ）膜等の誘電率が低い膜を用いることにより、脆弱な層間絶縁膜の剥離及び亀裂の発生を抑えることができる。特に、誘電率が３．０以下の層間絶縁膜に上記の効果を得ることができる。
第１の実施形態においては、パッドメタル層８及びその下の各メタル層２、３、４、５、６及び７がいずれも平面円形状の構造を示したが、これに限られない。例えば、各メタル層のいずれもが、平面四角形、平面六角形、平面八角形又は平面楕円形等でもよく、さらには、パッドメタル層８とその下の各メタル層２、３、４、５、６及び７の平面形状が異なっていても構わない。
（第１の実施形態の第１変形例）
図２に第１の実施形態の第１変形例に係る半導体装置を示す。図２（ａ）に示すように、パッドメタル層８及びその下の各メタル層２、３、４、５及び６がいずれも平面八角形状の構成であり、且つ各ビア２２及び３２等は八角形の各頂点付近に設けられている。このような構成でも、パッドメタル８の幅寸法ａよりも、メタル２の上のビア２２の最大間隔ｂの方が大きいため、第１の実施形態と同様の効果を得ることができる。
（第１の実施形態の第２変形例）
図２（ｂ）に示すように、第２変形例に係る半導体装置は、パッドメタル層８の平面形状が八角形であり、その下の各メタル層２、３、４、５及び６の平面形状が四角形である。この構成では、ビア２２の最大間隔ｂがパッドメタル層８の幅寸法ａよりも大きく、その差は図２（ａ）の第１変形例の場合よりも大きいため、極めて誘電率が低い膜（例えば２．２等）に効果的に適用可能である。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置ついて図面を参照しながら説明する。
図３に示すように、第２の実施形態に係る半導体装置を構成する多層配線構造は、例えばシリコン（Ｓｉ）からなる半導体基板１の上に形成されている。多層配線構造は、外部接続用電極であって、層間絶縁膜１１、メタル層２、層間絶縁膜２１、メタル層３、層間絶縁膜３１、メタル層４、層間絶縁膜４１、メタル層５、層間絶縁膜５１、メタル層６、層間絶縁膜６１、メタル層７及びパッドメタル層８が順次積層されて形成されている。なお、多層配線構造は、半導体基板１上の素子形成領域上に形成されていてもよい。
層間絶縁膜２１、層間絶縁膜３１、層間絶縁膜４１、層間絶縁膜５１及び層間絶縁膜６１には、メタル層２とメタル層３、メタル層３とメタル層４、メタル層４とメタル層５、メタル層５とメタル層６及びメタル層６とメタル層７の間をそれぞれ電気的に接続するように、少なくとも２個ずつのビア２２、ビア３２、ビア４２、ビア５２及びビア６２が形成されている。
各層間絶縁膜１１、２１、３１及び４１は、誘電率が３．０よりも低い絶縁膜を用いる。各層間絶縁膜１１、２１及び３１は、例えば、それぞれ膜厚が１００ｎｍ〜１６０ｎｍで誘電率が２．４のＥＬＫ膜であり、層間絶縁膜４１は、例えば膜厚が１６０ｎｍ〜２５０ｎｍで誘電率が２．８のＵＬＫ膜である。また、層間絶縁膜５１及び層間絶縁膜６１は、例えば膜厚が８００ｎｍ〜１２００ｎｍで誘電率が３．８のＦＳＧ（ｆｌｕｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ ｆｉｌｍ）膜である。
各メタル層２、３、４、５、６及び７は、Ｔａ又はＴａＮ等からなるバリアメタルを含むＣｕ又はＣｕ合金膜からなる。各ビア２２、３２、４２、５２及び６２は、主にＣｕ又はＣｕ合金が埋め込まれて形成されている。上面を露出するパッドメタル層８は、例えばＡｌからなり、ＴｉＮ／Ｔｉからなるバリアメタルを含むＡｌ積層膜により形成されている。
以下に、第２の実施形態に係る多層配線構造の特徴を説明する。上面を露出するパッドメタル層８は、例えば平面八角形状を有しており、その径（最大幅）をａで示す。パッドメタル層８の下面と接して形成されたメタル層７は、パッドメタル層８よりも径が小さい四角形状に形成されている。さらに、メタル層７の下方に形成されたメタル層６は、メタル層７よりも小さい平面四角形状の領域に配線として形成されている。一方、メタル層６よりも下層のメタル層５〜２は、半導体基板１に近い層ほどその径（最大幅）が大きくなるように形成されている。
これに伴い、各メタル層２〜７を接続する同一層におけるビア同士の最大間隔は、パッドメタル層８からメタル層５までは、下層ほどビア同士の最大間隔が小さくなる。これに対し、メタル層５から下層は、下層ほどビア同士の最大間隔が大きくなる。すなわち、パッドメタル層８の最大寸法をａ、ビア５２の最大間隔をｃ、ビア４２の最大間隔をｂとすると、これらの関係はｃ＜ａ＜ｂで表現される。例えば、ａ＝７０μｍ、ｂ＝９０μｍ、及びｃ＝５５μｍである。
このように、第２の実施形態に係る半導体装置によると、誘電率が低く、脆弱なＵＬＫ膜である層間絶縁膜４１に形成されたビア４２の最大間隔ｂは、硬いＦＳＧ膜である層間絶縁膜５１に形成されたビア５２の最大間隔ｃよりも大きい。このため、ＦＳＧ膜に形成されたビア５２が受ける引張応力は緩和されて、ＵＬＫ膜の破壊応力及び膜の界面応力を下回ることになる。その結果、層間絶縁膜５１及び層間絶縁膜６１中に生じる亀裂又は剥離と、層間絶縁膜５１と層間絶縁膜４１との界面に生じる亀裂又は剥離とを防ぐことができる。
さらに、メタル層５が受ける応力が軽減される効果に加え、各ビア４２、３２及び２２が下層に向かうほど階段状に広がって配置されているため、脆弱なＵＬＫ膜及び該ＵＬＫ膜が受ける応力は大きく緩和されるので、ＵＬＫ膜である各層間絶縁膜１１〜３１に生じる剥離及び亀裂を効果的に防止することができる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置ついて図面を参照しながら説明する。
図４に示すように、第３の実施形態に係る半導体装置を構成する多層配線構造は、例えばシリコン（Ｓｉ）からなる半導体基板１の上に形成されている。多層配線構造は、外部接続用電極であって、層間絶縁膜１１、メタル層２、層間絶縁膜２１、メタル層３、層間絶縁膜３１、メタル層４、層間絶縁膜４１、メタル層５、層間絶縁膜５１、メタル層６、層間絶縁膜６１、メタル層７及びパッドメタル層８が順次積層されて形成されている。なお、多層配線構造は、半導体基板１上の素子形成領域上に形成されていてもよい。
層間絶縁膜２１、層間絶縁膜３１、層間絶縁膜４１、層間絶縁膜５１及び層間絶縁膜６１には、メタル層２とメタル層３、メタル層３とメタル層４、メタル層４とメタル層５、メタル層５とメタル層６及びメタル層６とメタル層７の間をそれぞれ電気的に接続するように、少なくとも２個ずつのビア２２、ビア３２、ビア４２、ビア５２及びビア６２が形成されている。
各層間絶縁膜１１、２１、３１及び４１は、誘電率が３．０よりも低い絶縁膜を用いる。例えば、各層間絶縁膜１１、２１、３１及び４１には、それぞれ膜厚が１００ｎｍ〜１６０ｎｍであり、誘電率が２．７のＵＬＫ膜を用いる。これに対し、層間絶縁膜５１及び層間絶縁膜６１には、例えば、膜厚が８００ｎｍ〜１２００ｎｍであり、誘電率が４．７のＳｉＯＣ膜を用いる。
各メタル層２、３、４、５、６及び７は、Ｔａ又はＴａＮ等からなるバリアメタルを含むＣｕ又はＣｕ合金膜からなる。各ビア２２、３２、４２、５２及び６２は、主にＣｕ又はＣｕ合金が埋め込まれて形成されている。上面を露出するパッドメタル層８は、例えばＡｌからなり、ＴｉＮ／Ｔｉからなるバリアメタルを含むＡｌ積層膜により形成されている。
以下に、第３の実施形態に係る多層配線構造の特徴を説明する。上面を露出するパッドメタル層８は、例えば平面円形状を有しており、その直径をａで示す。パッドメタル層８の下面と接触して形成されたメタル層７は、パッドメタル層８よりも径が小さい円形状に形成されている。さらに、メタル層７の下方に形成されたメタル層６は、メタル層７よりも大きい平面四角形状の領域に配線として形成されている。また、メタル層６よりも下層のメタル層５〜２は、半導体基板１に近い層ほどその径が大きくなるように形成されている。これに伴い、メタル層６から下層は、下層ほどビア同士の最大間隔が大きくなる。
さらに、メタル層６とメタル層７との間に形成されるビア６２は、メタル層７の下面の全体を覆うように、複数のビア６２が２次元的に等間隔で配置されている。ここで、例えば、メタル層７の直径を５０μｍとすると、ビア６２の径が５μｍでビア同士の間隔が１０μｍである。また、メタル層６の下側に形成されるビア５２は、ビア６２の直下の領域には配置されない。
このように、第３の実施形態によると、パッドメタル層８の下面と接して形成されたメタル層７の下側に複数のビア６２を２次元的に設けることにより、パッドメタル層８が受けた応力はメタル層６と層間絶縁膜５１との界面のうち、ビア６２が配置された領域の下方に集中して受けることになる。なお、層間絶縁膜５１はＳｉＣＯからなる強固な膜であるため、組立工程で発生する応力によっては剥離及び亀裂が生じない。さらに、ビア６２よりもビア５２の方が外側に配置されているため、ビア５２が引張応力を受けても、該引張応力は強固な層間絶縁膜５１に抑えられるので、層間絶縁膜５１に生じる亀裂及び剥離を抑止することができる。
例えば、パッドメタル層８の上にスタッドバンプボンディング工法を用い、径が２５μｍの金線を放電させて金ボールを形成し、加熱及び加圧しながら超音波を印加して、金ボールとＡｌからなるパッドメタル層８とを互いに圧着する。続いて、半導体基板１を真空吸着により固定した状態で、金線を引き上げて該金線を破断する。以上の工程により、スタッドバンプを形成しても、層間絶縁膜５１等に生じる剥離及び亀裂を抑制できるという効果を有する。
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置ついて図面を参照しながら説明する。
図５に示すように、第４の実施形態に係る半導体装置を構成する多層配線構造は、例えばシリコン（Ｓｉ）からなる半導体基板１の上に形成されている。多層配線構造は、外部接続用電極であって、層間絶縁膜１１、メタル層２、層間絶縁膜２１、メタル層３、層間絶縁膜３１、メタル層４、層間絶縁膜４１、メタル層５、層間絶縁膜５１、メタル層６、層間絶縁膜６１、メタル層７及びパッドメタル層８が順次積層されて形成されている。なお、多層配線構造は、半導体基板１上の素子形成領域上に形成されていてもよい。
各層間絶縁膜１１、２１、３１及び４１は、誘電率が３．０よりも低い絶縁膜を用いる。例えば、各層間絶縁膜１１、２１、３１及び４１には、それぞれ膜厚が１５０ｎｍ〜２００ｎｍであり、誘電率が２．４のＥＬＫ膜を用いる。これに対し、層間絶縁膜５１及び層間絶縁膜６１には、例えば、膜厚が７００ｎｍ〜８００ｎｍであり、誘電率が４．３のＴＥＯＳ膜を用いる。
各メタル層２、３、４、５、６及び７は、Ｔａ又はＴａＮ等からなるバリアメタルを含むＣｕ又はＣｕ合金膜からなる。上面を露出するパッドメタル層８は、例えばＡｌからなり、ＴｉＮ／Ｔｉからなるバリアメタルを含むＡｌ積層膜により形成されている。
第４の実施形態の特徴として、層間絶縁膜２１、層間絶縁膜３１及び層間絶縁膜４１には、メタル層２とメタル層３、メタル層３とメタル層４及びメタル層４とメタル層５の間をそれぞれ電気的に接続するように、少なくとも２個ずつの主にＣｕ又はＣｕ合金が埋め込まれたビア２２、ビア３２及びビア４２が形成されている。これに対し、メタル層５とメタル層６、及びメタル層６とメタル層７との間には、ビアは設けておらず、それぞれ層間絶縁膜５１と層間絶縁膜６１のみが形成されている。
ビア４２における最大間隔ｂは、パッドメタル層８の寸法ａよりも大きくなるように設けられており、その下層のビア３２及びビア２２のそれぞれの最大間隔はそれらの上層よりも大きくなるように設けられている。
このように、第４の実施形態によると、パッドメタル層８に受けた引張応力は、層間絶縁膜５１の全面で受けるため、該層間絶縁膜５１から下の層には応力が緩和されて伝わる。さらに、層間絶縁膜４１に形成されたビア４２の最大間隔ｂは、パッドメタル層８の寸法ａよりも大きい。このため、層間絶縁膜４１である脆弱なＥＬＫ膜自体が受ける応力及びその界面が受ける応力が緩和されて、膜強度及び界面強度を下回る。その結果、脆弱な層間絶縁膜４１に生じる剥がれ及び亀裂が見られなくなる。同様に、ＥＬＫ膜である層間絶縁膜３１及び層間絶縁膜２１においても膜破壊及び界面破壊の発生が防止される。
なお、上述した第１〜第４の各実施形態において、半導体基板１から上層になるほど、層間絶縁膜の膜厚が厚くなるように説明したが、これに限られない。各実施形態においては、ビア同士の最大間隔を広げることにより引張応力が緩和されるため、膜の破壊応力を下回りさえすれば、脆弱な層間絶縁膜の膜厚を厚くすることができる。例えば、脆弱なＥＬＫ膜から下方の層において層間絶縁膜の膜厚が厚くても構わない。
例えば、各層間絶縁膜１１、２１及び３１はＥＬＫ膜であり、各絶縁膜の膜厚は２５０ｎｍとする。一方、層間絶縁膜４１及び層間絶縁膜５１はＦＳＧ膜であり、各層の膜厚は１５０ｎｍとするという構成を採っても構わない。
また、各実施形態において、同一の層間絶縁膜に形成された少なくとも２つの各ビア同士を結ぶ中間点は、半導体基板１の主面と垂直な方向に同心上に形成されていてもよい。
また、各メタル層２〜７は、半導体基板１の主面と垂直な方向に互いに同心上に形成されていてもよい。
本発明に係る半導体装置は、パッド電極が設けられる層間絶縁膜に低誘電率膜を用いた場合にも、該層間絶縁膜の破壊及び界面剥離を発生させすることがなく、素子形成領域上に入出力パッドを備えた半導体装置等に有用である。
１ 半導体基板
２ メタル層
３ メタル層
４ メタル層
５ メタル層
６ メタル層
７ メタル層
８ パッドメタル層
１１ 層間絶縁膜
２１ 層間絶縁膜
３１ 層間絶縁膜
４１ 層間絶縁膜
５１ 層間絶縁膜
６１ 層間絶縁膜
２２ ビア
３２ ビア
４２ ビア
５２ ビア
６２ ビア
ａ パッドメタル層の寸法
ｂ ビアの最大間隔
ｃ ビアの最大間隔

Claims (12)

  1. 半導体基板の上に、少なくとも２層の層間絶縁膜を介在させて形成された外部接続用電極を備え、
    前記外部接続用電極は、
    上面を露出する第１のメタル層と、
    前記第１のメタル層と前記半導体基板との間に形成された第２のメタル層と、
    前記第１のメタル層と前記第２のメタル層との間に形成された第３のメタル層と、
    前記第２のメタル層と前記第３のメタル層との間の第１の層間絶縁膜を貫通して、前記第２のメタル層と前記第３のメタル層とを電気的に接続する少なくとも２つの第１のビアとを有し、
    前記第１のビア同士の最大の間隔は、前記第１のメタル層の幅寸法よりも大きいことを特徴とする半導体装置。
  2. 前記外部接続用電極は、
    前記第１のメタル層と前記第３のメタル層との間の第２の層間絶縁膜を貫通して、前記第１のメタル層と前記第３のメタル層とを電気的に接続する少なくとも２つの第２のビアをさらに有し、
    前記第１のビア同士の最大の間隔は、前記第２のビア同士の最大の間隔よりも大きいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の層間絶縁膜の誘電率は、前記第２の層間絶縁膜の誘電率よりも低いことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の層間絶縁膜の厚さは、前記第２の層間絶縁膜の厚さ以上であることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１の層間絶縁膜の厚さは、前記第２の層間絶縁膜の厚さ以下であることを特徴とする請求項３に記載の半導体装置。
  6. 前記第２のビアは、２次元的に且つ３つ以上設けられていることを特徴とする請求項２に記載の半導体装置。
  7. 前記第１のメタル層にはビアが直接に設けられていないことを特徴とする請求項１に記載の半導体装置。
  8. 半導体基板の上に、少なくとも２層の層間絶縁膜を介在させて形成された外部接続用電極を備え、
    前記外部接続用電極は、
    上面を露出する第１のメタル層と、
    前記第１のメタル層と前記半導体基板との間に形成された第２のメタル層と、
    前記第１のメタル層と前記第２のメタル層との間に形成された第３のメタル層と、
    前記第１のメタル層と前記第３のメタル層との間に形成された第４のメタル層と、
    前記第３のメタル層と前記第２のメタル層との間に形成された第５のメタル層と、
    前記第５のメタル層と前記第２のメタル層との間の第１の層間絶縁膜を貫通して、前記第５のメタル層と前記第２のメタル層とを電気的に接続する少なくとも２つの第１のビアと、
    前記第１のメタル層と前記第４のメタル層との間の第２の層間絶縁膜を貫通して、前記第１のメタル層と前記第４のメタル層とを電気的に接続する少なくとも２つの第２のビアと、
    前記第４のメタル層と前記第３のメタル層との間の第３の層間絶縁膜を貫通して、前記第４のメタル層と前記第３のメタル層とを電気的に接続する少なくとも２つの第３のビアと、
    前記第３のメタル層と前記第５のメタル層との間の第４の層間絶縁膜を貫通して、前記第３のメタル層と前記第５のメタル層とを電気的に接続する少なくとも２つの第４のビアとを有し、
    前記第１のビア同士の最大の間隔は、前記第１のメタル層の幅寸法及び前記第２のビア同士の最大の間隔よりも大きく、
    前記第３のビア同士の最大の間隔は、前記第２のビア同士の最大の間隔よりも小さく、且つ、前記第１のビア同士の最大の間隔は、前記第４のビア同士の最大の間隔よりも大きいことを特徴とする半導体装置。
  9. 前記第１の層間絶縁膜の誘電率は、３．０以下であることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記半導体基板は、半導体素子が形成された素子形成領域を有し、
    前記外部接続用電極は、前記素子形成領域の上方に形成されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
  11. 同一平面上に形成された前記少なくとも２つの各ビア同士を結ぶ中間点は、前記半導体基板の主面と垂直な方向に同心上に形成されていることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
  12. 前記各メタル層は、前記半導体基板の主面と垂直な方向に同心上に形成されていることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
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