JP2002118208A - 半導体部品の封止構造および半導体部品の封止方法 - Google Patents

半導体部品の封止構造および半導体部品の封止方法

Info

Publication number
JP2002118208A
JP2002118208A JP2000311002A JP2000311002A JP2002118208A JP 2002118208 A JP2002118208 A JP 2002118208A JP 2000311002 A JP2000311002 A JP 2000311002A JP 2000311002 A JP2000311002 A JP 2000311002A JP 2002118208 A JP2002118208 A JP 2002118208A
Authority
JP
Japan
Prior art keywords
semiconductor component
resin
substrate
sealing structure
structure according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000311002A
Other languages
English (en)
Inventor
Hideaki Okura
秀章 大倉
Tsutomu Sakatsu
務 坂津
Hiroshi Kobayashi
寛史 小林
Satoshi Kuwazaki
聡 桑崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2000311002A priority Critical patent/JP2002118208A/ja
Publication of JP2002118208A publication Critical patent/JP2002118208A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10157Shape being other than a cuboid at the active surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/163Connection portion, e.g. seal
    • H01L2924/16315Shape

Landscapes

  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体パッケージに対して樹脂を周辺にのみ
塗布して、信頼性が向上した半導体部品の封止構造を提
供すること。 【解決手段】 樹脂をアンダーフィルするのではなく、
大きい熱応力が発生する半導体部品周辺部のみに樹脂を
塗布する。周辺部を補強することで接続寿命は向上す
る。この時の樹脂量が多いほど信頼性が向上し、アンダ
ーフィル状態での信頼性レベルに近づく。また、本方式
の利点は、樹脂の浸透を待つことが無いため、短時間で
の封止が可能となる。さらに、従来では、樹脂を塗布す
る際に樹脂の粘度を下げるために基板を加熱する必要が
あるが、本方式では樹脂を浸透させる必要がないため加
熱は不要であり、安価にて封止することができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体実装分野に
おける樹脂を硬化させることによる半導体部品の封止構
造および半導体部品の封止方法に関する。
【0002】
【従来の技術】CSPやBGAのようにGRID AR
RAYタイプの半導体部品の基板への実装や半導体チッ
プのフリップチップ実装では、チップ及びCSPと基板
の接続はバンプを介して接続される。このとき接続の信
頼性を確保するために、バンプの周辺にアンダーフィル
する必要があり、特にフリップチップ実装では必須であ
る。このアンダーフィルを注入する方法として一般的な
のはディスペンサによる供給方法であり、部品周辺にノ
ズルより樹脂を供給することで、毛細管現象により樹脂
が浸透して封止される。
【0003】
【発明が解決しようとする課題】このような方法での問
題点は完全に封止するまでに時間がかかることである。
樹脂を塗布して浸透するまで待ち時間が必要であり、塗
布した樹脂が浸透してなくなってから再度樹脂を塗布し
ていくため、塗布時間と樹脂の浸透時間が必要となって
いる。また、樹脂を浸透させるには十分なギャップが必
要であり、LGA(Land GridArray)のようにバンプがな
い半導体パッケージの場合にはアンダーフィルすること
は技術上困難であった。ところで、従来技術では、樹脂
の注入性を向上させる方法として、基板の中央部に空洞
を設け、そこから吸引することにより、ボイドレスの環
境を作るようにしたものがあった。しかしながらLAG
のようなバンプを持たないパッケージの場合、基板上に
はんだを印刷することで電極同士を接続させるため、は
んだの印刷のみで端子が形成されることから、基板と半
導体部品間のギャップが小さくなり、完全にアンダーフ
ィルすることは難しく、信頼性と浸透性を具備する樹脂
はかなり限定される。
【0004】このようなアンダーフィルが難しい半導体
パッケージに対して樹脂を周辺に塗布して、半導体パッ
ケージの破壊しやすい周辺部を補強することにより、接
続寿命を向上させることができ、完全に半導体パッケー
ジを基板に固定しなくても応力の緩和が図られ、信頼性
が向上させることができる。そこで、本発明の第1の目
的は、半導体パッケージに対して樹脂を周辺にのみ塗布
して、信頼性が向上した半導体部品の封止構造を提供す
ることである。また、周辺のみの樹脂補強の場合には全
面封止のアンダーフィルの場合に比べて樹脂の塗布量が
減少するため、接着面積を等価的に大きくすることで補
強することが信頼性向上には必要である。そこで、本発
明の第2の目的は、半導体部品の側面部に凹凸を設ける
ことで表面積を大きくし補強効果を強くすることができ
る半導体部品の封止構造を提供することである。
【0005】また、樹脂を半導体部品の周辺に塗布する
方法として、4辺を囲むような方法から、4隅のみを封
止する方法などが考えられる。樹脂量が少なくなるにし
たがって、接続信頼性が落ちてくると考えられる。一般
的に半導体部品が基板にフェイスダウン接続されている
場合には、基板と半導体部品の熱膨張係数の差があるこ
とで応力が発生し、接続端子の最外周部、特に4隅にあ
る接続端子に最も大きな応力が発生する。そこで、本発
明の第3の目的は、4隅に樹脂を塗布することで最も破
壊しやすい端子を補強することができる、半導体部品の
封止構造を提供することである。
【0006】樹脂に含まれるフィラーの平均粒径が接続
端子高さよりも大きい場合には、フィラーが邪魔して樹
脂がギャップ中に浸透することはできない。樹脂を浸透
させない目的として、樹脂がバンプを完全に覆わない場
合に、はんだが再溶融したときには樹脂の熱膨張による
圧力がはんだに掛かるためにはんだが外へと流れてしま
い、接続不良となってしまう。はんだ以外の材料や再溶
融させないような場合にはこのようなことは問題とはな
らない。そこで、本発明の第4の目的は、樹脂に含まれ
るフィラーの平均粒径が接続端子高さよりも大きくする
ことで、信頼性の高い半導体部品の封止構造を提供する
ことである。また、端子最外周部よりも外側に溝を設け
ると、樹脂が浸透することを抑える働きをする。そこ
で、本発明の第5の目的は、樹脂の流れを抑止して、信
頼性の向上した半導体部品の封止構造を提供することで
ある。
【0007】また、本発明の第6の目的は、所定の基板
または半導体部品に樹脂と接着する部分の表面積を大き
くすることで、樹脂の接着力を向上させ、信頼性の向上
した半導体部品の封止構造を提供することである。塗布
する樹脂を予め塗布させることにより、部品搭載後の硬
化工程を兼ねることができる。樹脂材によってその後の
工程は変わるが、短時間効果型で、例えばはんだのリフ
ローによる熱硬化のみで硬化する場合には後工程がなく
なりプロセスの単純化が図ることができる。そこで、本
発明の第7の目的は、製造工程を短縮、単純化できる半
導体部品の封止方法を提供することである。
【0008】本発明の第8の目的は、樹脂の粘度を上げ
ると、樹脂の浸透性は悪化するが、半導体部品の周辺の
みに塗布することで、樹脂によるバンプへの悪影響を妨
ぎ、且つ信頼性の向上した半導体部品の封止構造を提供
することである。
【0009】
【課題を解決するための手段】請求項1記載の発明で
は、所定の基板上に半導体部品をフリップチップ実装
し、両者の接続状態での最大ギャップが30μm以下で
ある構造であって、樹脂を半導体部品周辺部にのみ塗布
し、硬化させてなることにより、前記第1の目的を達成
する。請求項2記載の発明では、請求項1記載の発明に
おいて、半導体部品側面部に凹凸が設けられているいる
ことにより、前記第2の目的を達成する。
【0010】請求項3記載の発明では、請求項1記載の
発明において、半導体部品周辺に塗布する樹脂を半導体
部品周辺の4隅にのみ塗布してなることにより、前記第
3の目的を達成する。請求項4記載の発明では、請求項
1記載の発明において、半導体部品周辺に塗布する樹脂
に含まれるフィラーの平均径が半導体部品と基板間のギ
ャップより大きいことにより、前記第4の目的を達成す
る。請求項5記載の発明では、請求項1記載の発明にお
いて、前記所定の基板もしくは半導体部品の電極最外周
部の周辺に溝が形成されていることにより、前記第5の
目的を達成する。
【0011】請求項6記載の発明では、請求項1記載の
発明において、半導体部品とそれに対峙する位置の基板
上の表面に凹凸をつけたことにより、前記第6の目的を
達成する。請求項7記載の発明では、請求項6記載の発
明において、基板上の表面に凹凸が形成されている領域
として、電極外周部よりも外側であることを特徴とす
る。請求項8記載の発明では、請求項6記載の発明にお
いて、基板上の表面に凹凸が形成される領域として、端
子周辺であることを特徴とする。
【0012】請求項9記載の発明では、半導体部品を基
板上にフリップチップ実装し、接続状態での最大ギャッ
プが30μm以下である構造であって、半導体部品を搭
載する前に基板上に樹脂を塗布する第1の工程と、第1
の工程終了後、半導体部品を搭載して樹脂を硬化させる
ことにより、前記第7の目的を達成する。請求項10記
載の発明では、請求項9記載の発明において、基板もし
くは半導体部品の電極最外周部の周辺に形成された溝よ
りも外周部に樹脂を塗布することを特徴とする。請求項
11記載の発明では、請求項1記載の発明において、半
導体部品周辺に塗布する樹脂材料の粘度は、0〜150
℃の範囲において、100Pa・s以上であることにより、
前記第8の目的を達成する。
【0013】
【発明の実施の形態】以下、本発明の好適な実施の形態
を図1ないし図9を参照して詳細に説明する。図1は本
実施の形態で対象としている基板と半導体部品の接続形
態を示した図である。一般に、半導体部品と基板とを接
続するのにバンプと称する仲介材を用いていた。材料と
しては、はんだバンプが挙げられ、ベアチップの実装で
は金のスタッドバンプがある。本実施の形態では、この
ようなバンプを介さずに双方の電極をはんだの印刷によ
って接続し、リフローでの熱硬化によって両者は接続さ
れる。
【0014】ここで用いるはんだはペースト状であり、
印刷方式が主流である。特徴としてはバンプの高さが低
くなるので、実装高さが低く、実装効率がいい反面、ア
ンダーフィルによる樹脂補強が困難である。アンダーフ
ィルの方式は、図2に示してあるように、ディスペンサ
によって樹脂を塗布し、樹脂材と基板および半導体部品
との表面張力によって、樹脂はギャップへと浸透してい
く。本接続形態では、ギャップが小さいために樹脂の注
入が困難であることが問題となっている。
【0015】本実施の形態では、図1に示しているよう
に、狭ギャップのような接続の場合にはアンダーフィル
が難しいため、接続補強が困難である。このようなタイ
プにアンダーフィルすると樹脂が良好に浸透しないため
にボイドといわれる空泡が発生してしまう。このような
ものができてしまうと、そのボイドに水分がたまり、リ
フローの際に水蒸気となって体積膨張することで周辺に
圧力を発生させ、場合によってはクラックを発生させて
しまう。また、バンプ周辺にボイドが存在する場合に
は、リフローによって樹脂が膨張するために、バンプへ
の圧力が生じる。このときボイドのある方へバンプが逃
げてしまうため、接続不良が生じてしまう。このような
現象を回避するには、図3に示しているように、樹脂を
アンダーフィルするのではなく、大きい熱応力が発生す
る半導体部品周辺部のみに樹脂を塗布する。周辺部を補
強することで接続寿命は向上する。この時の樹脂量が多
いほど信頼性が向上し、アンダーフィル状態での信頼性
レベルに近づく。
【0016】また、本方式の利点は、樹脂の浸透を待つ
ことが無いため、短時間での封止が可能となる。さら
に、従来では、樹脂を塗布する際に樹脂の粘度を下げる
ために基板を加熱する必要があるが、本方式では樹脂を
浸透させる必要がないため加熱は不要であり、安価にて
封止することができる。
【0017】図4、図5は第2の実施の形態を説明する
図である。この実施の形態では、樹脂と半導体部品との
接続面積を大きくすることで、接続信頼性を向上させて
いる。図1のようにアンダーフィルが困難な接続形態で
は、樹脂を完全に浸透させるのは困難であるため、部分
封止によって信頼性を向上させている。この場合には、
樹脂と半導体部品との接続している面積がアンダーフィ
ルの場合に比べて小さいため、接続強度が劣る点が難点
である。この点、本実施の形態では、樹脂の接する面積
が増大するため信頼性を向上させることができる。
【0018】ここで、表面積を増大させる方法として
は、図4、図5に示した方法だけでなく両者を組み合わ
せた方法も可能である。図4を実現する方法としては、
多数個のシート上でパンチ穴を形成することで行うこと
ができる。また、図5のように側面に窪みを入れること
でも表面積の向上に寄与させることもできる。ただし、
作製するには個々に切出した状態からの加工となるため
コスト高となる。
【0019】図6は、第3の実施の形態で形成する溝の
形状を明示した図である。ここでは、表面に加工溝を形
成する方式について示しているが、他の方法としては、
表面に突起状の囲いを設けるようにしてもよい。実施方
法として、基板及び部品表面に、バンプ列の最外周を囲
むように溝や囲いを設けることで、溝ならば表面を削る
ことで実現でき、基板では基板表面のソルダーレジスト
層を電極穴を形成するときと同時にエッジングすること
で可能である。また、囲いを作る手段としては基板の場
合にはレーザマーキングによる方法やシルク印刷が挙げ
られる。
【0020】図7、図8は、他の実施の形態を示した図
であり、第2の実施の形態の場合の側面ではなく、ギャ
ップ間の接続面積を大きくすることを目的としている。
これは、基板及び半導体部品の接続面表面を増加させる
ことで実現できる。
【0021】図9は、さらに別の実施の形態に関する図
である。予め樹脂を塗布しておいて、接続硬化時に同時
に硬化させることで工程の短縮を図ることができる。な
お、上記各実施の形態において、半導体部品周辺に塗布
する樹脂材料の粘度は、0〜150℃の範囲において、
100Pa・s以上であることが望ましい。樹脂の粘度を上
げると、樹脂の浸透性は悪化するが、一方で、半導体部
品の周辺のみに塗布することで、樹脂によるバンプへの
悪影響を妨ぐことができる。また、樹脂に含まれるフィ
ラーの平均粒径が接続端子高さよりも大きい場合には、
フィラーが邪魔して樹脂がギャップ中に浸透することは
できないが、樹脂を浸透させないために、樹脂がバンプ
を完全に覆わない場合に、はんだが再溶融した場合には
樹脂の熱膨張による圧力がはんだに掛かるためにはんだ
が外へと流れてしまい、接続不良となってしまう。はん
だ以外の材料や再溶融させないような場合にはこのよう
なことは問題とはならない。そこで、樹脂に含まれるフ
ィラーの平均粒径が接続端子高さよりも大きくすること
で、信頼性の高い半導体部品の封止構造を得ることがで
きる。
【0022】
【発明の効果】請求項1記載の発明では、樹脂を周辺の
みの塗布にて半導体部品の信頼性を容易に向上させるこ
とができる。請求項2および請求項6記載の発明では、
接着する表面積を大きくすることで、補強効果を大きく
することができる。請求項3記載の発明では、4隅のみ
で十分に信頼性を確保できると共に少ない樹脂量で実現
でき、樹脂塗布タクトを短縮させることができる。請求
項4、請求項5、請求項7および請求項8記載の発明で
は、はんだの再溶融時に生じる接続不良を防ぐことがで
きる。請求項9記載の発明では、樹脂を予め塗布するこ
とで、部品搭載後の樹脂塗布及び硬化の工程を短縮する
ことができる。請求項10および請求項11記載の発明
では、樹脂によるバンプへの悪影響を妨ぎ、且つ信頼性
の向上させることができる。
【図面の簡単な説明】
【図1】本実施の形態で対象としている基板と半導体部
品の接続形態を示した図である。
【図2】アンダーフィルの方式を説明する図である。
【図3】第1の実施の形態における樹脂の塗布位置を示
した図である。
【図4】第2の実施の形態を説明する図である。
【図5】第2の実施の形態を説明する図である。
【図6】第3の実施の形態で形成する溝の形状を示した
図である。
【図7】他の実施の形態を説明する図である。
【図8】他の実施の形態を説明する図である。
【図9】更に他の実施の形態における製造方法を説明す
る図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桑崎 聡 東京都大田区中馬込1丁目3番6号 株式 会社リコー内 Fターム(参考) 4M109 AA01 BA03 CA05 DB16 DB17 EB11 5F044 KK00 LL11 QQ00 RR17 RR18 RR19 5F061 AA01 BA03 CA05 CB02 CB12

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 所定の基板上に半導体部品をフリップチ
    ップ実装し、両者の接続状態での最大ギャップが30μ
    m以下である構造であって、 樹脂を半導体部品周辺部にのみ塗布し、硬化させてなる
    ことを特徴とする半導体部品の封止構造。
  2. 【請求項2】 半導体部品側面部に凹凸が設けられてい
    るいることを特徴とする請求項1記載の半導体部品の封
    止構造。
  3. 【請求項3】 半導体部品周辺に塗布する樹脂を半導体
    部品周辺の4隅にのみ塗布してなることを特徴とする請
    求項1記載の半導体部品の封止構造。
  4. 【請求項4】 半導体部品周辺に塗布する樹脂に含まれ
    るフィラーの平均径が半導体部品と基板間のギャップよ
    り大きいことを特徴とする請求項1記載の半導体部品の
    封止構造。
  5. 【請求項5】 前記所定の基板もしくは半導体部品の電
    極最外周部の周辺に溝が形成されていることを特徴とす
    る請求項1記載の半導体部品の封止構造。
  6. 【請求項6】 半導体部品とそれに対峙する位置の基板
    上の表面に凹凸をつけたことを特徴とする請求項1記載
    の半導体部品の封止構造。
  7. 【請求項7】 基板上の表面に凹凸が形成されている領
    域として、電極外周部よりも外側であることを特徴とす
    る請求項6記載の半導体部品の封止構造。
  8. 【請求項8】 基板上の表面に凹凸が形成される領域と
    して、端子周辺であることを特徴とする請求項6記載の
    半導体部品の封止構造。
  9. 【請求項9】 半導体部品を基板上にフリップチップ実
    装し、接続状態での最大ギャップが30μm以下である
    構造であって、 半導体部品を搭載する前に基板上に樹脂を塗布する第1
    の工程と、 第1の工程終了後、半導体部品を搭載して樹脂を硬化さ
    せることを特徴とする半導体部品の封止方法。
  10. 【請求項10】 基板もしくは半導体部品の電極最外周
    部の周辺に形成された溝よりも外周部に樹脂を塗布する
    ことを特徴とする請求項9記載の半導体部品の封止方
    法。
  11. 【請求項11】 半導体部品周辺に塗布する樹脂材料の
    粘度は、0〜150℃の範囲において、100Pa・s以上
    であることを特徴とする請求項1記載の半導体部品の封
    止構造。
JP2000311002A 2000-10-11 2000-10-11 半導体部品の封止構造および半導体部品の封止方法 Pending JP2002118208A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000311002A JP2002118208A (ja) 2000-10-11 2000-10-11 半導体部品の封止構造および半導体部品の封止方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000311002A JP2002118208A (ja) 2000-10-11 2000-10-11 半導体部品の封止構造および半導体部品の封止方法

Publications (1)

Publication Number Publication Date
JP2002118208A true JP2002118208A (ja) 2002-04-19

Family

ID=18790848

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000311002A Pending JP2002118208A (ja) 2000-10-11 2000-10-11 半導体部品の封止構造および半導体部品の封止方法

Country Status (1)

Country Link
JP (1) JP2002118208A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016399A (ja) * 2007-06-29 2009-01-22 Toshiba Corp プリント回路板、電子部品の実装方法および電子機器
US7880301B2 (en) * 2006-09-21 2011-02-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP5066302B2 (ja) * 2011-02-10 2012-11-07 パナソニック株式会社 半導体装置
US8501583B2 (en) 2008-07-14 2013-08-06 Panasonic Corporation Method for connecting between substrates, flip-chip mounting structure, and connection structure between substrates
WO2020170855A1 (ja) * 2019-02-19 2020-08-27 ソニーセミコンダクタソリューションズ株式会社 半導体デバイスおよび半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880301B2 (en) * 2006-09-21 2011-02-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2009016399A (ja) * 2007-06-29 2009-01-22 Toshiba Corp プリント回路板、電子部品の実装方法および電子機器
US8501583B2 (en) 2008-07-14 2013-08-06 Panasonic Corporation Method for connecting between substrates, flip-chip mounting structure, and connection structure between substrates
JP5066302B2 (ja) * 2011-02-10 2012-11-07 パナソニック株式会社 半導体装置
CN103283019A (zh) * 2011-02-10 2013-09-04 松下电器产业株式会社 半导体装置
US8866284B2 (en) 2011-02-10 2014-10-21 Panasonic Corporation Semiconductor device comprising an extended semiconductor chip having an extension
WO2020170855A1 (ja) * 2019-02-19 2020-08-27 ソニーセミコンダクタソリューションズ株式会社 半導体デバイスおよび半導体装置

Similar Documents

Publication Publication Date Title
JP5250524B2 (ja) 半導体装置及びその製造方法
US20050110161A1 (en) Method for mounting semiconductor chip and semiconductor chip-mounted board
US7408252B2 (en) Semiconductor device and a manufacturing method of the same
JP2005026564A (ja) チップ積層型半導体装置およびその製造方法
EP1950801B1 (en) Electronic component mounting method
JPH08153830A (ja) 半導体装置およびその製造方法
JPH10321666A (ja) フリップチップ実装型半導体素子の樹脂封止構造
KR100871710B1 (ko) 플립 칩 패키지 및 그 패키지 제조방법
JPH10112478A (ja) ボールグリッドアレイ半導体装置及びその実装方法
JP2002118208A (ja) 半導体部品の封止構造および半導体部品の封止方法
JP2000124164A (ja) 半導体装置の製造方法及び実装方法
JP5228479B2 (ja) 電子装置の製造方法
JPH08139129A (ja) 半導体装置及び半導体装置の製造方法
JP4248441B2 (ja) 超音波フリップチップ実装方法
JP2010135501A (ja) 半導体装置の製造方法
JP2003158154A (ja) 電子部品実装方法
JP3014577B2 (ja) 半導体装置の製造方法
JPH0689914A (ja) 半導体装置の封止方法
JP2000228424A (ja) 半導体装置および半導体装置の製造方法
JP2002237566A (ja) 半導体装置の3次元実装構造体とその製造方法
JPH11354575A (ja) 半導体ユニットおよび半導体素子の実装方法
JP2005183561A (ja) 半導体装置の製造方法
JPH1098077A (ja) 半導体装置の製造方法
JP2007096087A (ja) 半導体装置の製造方法
JP2001144116A (ja) 電子部品の実装方法及び構造、並びに回路基板