KR20110132966A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 복수의 패드 전극이 상면에 제공되어 있고, 거의 직사각형 형상을 갖는 반도체 기판과; 복수의 패드 전극에 접속된 복수의 콘택트 배선 라인을 구비하며, 반도체 기판 위에 절연막을 개재시켜 배치되며, 거의 직사각형 형상을 갖는 재배선 층과; 재배선 층 위에 제공되는 복수의 볼 전극을 포함하며, 복수의 패드 전극 중 복수의 제1 패드 전극이 반도체 기판의 외주 위에 상기 반도체 기판의 제1 변을 따라 배열되며, 복수의 볼 전극 중 복수의 제1 볼 전극이 상기 재배선 층의 외주 위에 제1 변을 따라 배열되며, 복수의 제1 볼 전극 중 임의 하나는 콘택트 배선 라인을 통해 대응하는 볼 전극 아래에 위치된 제1 패드 전극에 접속되며, 제1 패드 전극은 제1 변의 단부에 위치된 제1 볼 전극들 아래에는 배치되지 않는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
<관련 출원 참조>
본 출원은 2010년 6월 3일자로 출원된 일본 특허원 제2010-127947호에 기초하는 출원으로서, 그 우선권의 이익을 주장하며, 상기 특허원 전문 내용은 인용에 의해 본 출원에서 원용된다.
본 발명에 개시된 실시예들은 일반적으로 웨이퍼 레벨 칩 사이즈 패키지(WCSP)를 적용한 반도체 장치에 관한 것이다.
종래 기술에서, WCSP의 재배선(rewiring) 층은 한 층이므로, 볼 그리드 어레이(BGA) 등의 다층 기판에 비해 배선이 곤란하다.
이런 이유로, 패드(pads)의 레이아웃에 따르면, 접속되지 않을 수도 있는 신호 라인, 전원 및 접지가 존재한다. 결과적으로, 대규모 집적(LSI)을 이루기가 곤란하다.
도 1은 제1 실시예에 따른 반도체 장치(100)의 구성의 일례를 나타내는 도면이다.
도 2는 도 1에 도시된 반도체 장치(100)를 상방으로부터 본 경우의 일례를 도시하는 상부도이다.
도 3은 도 2의 A-A 선을 따라 취한 반도체 장치(100)의 일 부분에 대한 일례를 도시하는 단면도이다.
도 4는 도 1에 도시된 반도체 장치(100)를 상방으로부터 본 경우의 다른 예를 도시하는 상부도이다.
도 5는 도 1에 도시된 반도체 장치(100)를 상방으로부터 본 경우의 다른 예를 도시하는 상부도이다.
도 6은 도 5의 B-B선을 따라 취한 반도체 장치(100)의 일부분의 일례를 도시하는 단면도이다.
도 7은 도 1에 도시된 반도체 장치(100)를 상방으로부터 본 경우의 다른 예를 도시하는 상부도이다.
도 8은 도 7의 C-C선을 따라 취한 반도체 장치(100)의 일부분의 일례를 도시하는 단면도이다.
도 9는 도 1에 도시된 반도체 장치(100)를 상방으로부터 본 경우의 다른 예를 도시하는 상부도이다.
도 10은 도 9의 D-D선을 따라 취한 반도체 장치(100)의 일부분의 일례를 도시하는 단면도이다.
일 실시예에 따른 반도체 장치는 상면 위에 복수의 패드 전극이 제공되며 거의 직사각형 형상을 갖는 반도체 기판과; 상기 복수의 패드 전극에 접속되는 복수의 콘택트 배선 라인을 구비하고, 절연막을 사이에 두고 상기 반도체 기판 상에 배치되며, 거의 직사각형 형상을 갖는 재배선 층과; 상기 재배선 층 상에 제공되는 복수의 볼 전극을 포함한다. 상기 복수의 패드 전극들 중 복수의 제1 패드 전극은 상기 반도체 기판의 제1 변을 따라 반도체 기판의 외주 상에 배열되고, 상기 복수의 볼 전극들 중 복수의 제1 볼 전극은 상기 제1 변을 따라 상기 재배선 층의 외주 상에 배열되며, 상기 복수의 제1 볼 전극 중 임의 하나는 상기 콘택트 배선 라인을 통해 대응하는 볼 전극 아래에 위치되는 제1 패드 전극에 접속되며, 상기 제1 패드 전극은 상기 제1 변의 단부에 위치되는 제1 볼 전극의 하측 상에는 배치되지 않는다.
이하, 도면에 기초하여 실시예들에 대해 설명하기로 한다.
[제1 실시예]
도 1은 제1 실시예에 따른 반도체 장치(100)의 구성의 일례를 도시하는 도면이다. 도 2는 도 1에 도시된 반도체 장치(100)를 상방으로부터 본 경우의 일례를 도시하는 상부도이다. 도 3은 도 2의 A-A 선을 따라 취한 반도체 장치(100)의 일 부분에 대한 일례를 도시하는 단면도이다. 도 4는 도 1에 도시된 반도체 장치(100)를 상방으로부터 본 경우의 다른 예를 도시하는 상부도이다.
도 1 내지 도 3에서 도시된 바와 같이, 반도체 장치(100)는 거의 직사각형 형상을 갖는 LSI 기판(1), 거의 직사각형 형상을 갖는 재배선 층(3) 및 복수의 볼 전극(범프)(2a, 2b 및 2c)을 포함한다.
LSI 기판(1)에서, 반도체 집적 회로(도면에서는 미도시됨)가 형성되어 있다. LSI 기판(1)은 거의 직사각형 형상을 갖는 반도체 기판(1a), 절연막(1b) 및 반도체 집적 회로에 접속되는 복수의 패드 전극(4a, 4b 및 4c)을 갖는다.
반도체 기판(예를 들어, 실리콘 기판)(1a)의 상면 위에, 복수의 패드 전극(4a, 4b 및 4c)이 제공되어 반도체 집적 회로에 접속된다.
절연막(1b)은 반도체 기판(1a) 위에 제공되며, 반도체 집적 회로 및 복수의 패드 전극(4a, 4b 및 4c)을 피복한다.
복수의 패드 전극(4a, 4b 및 4c) 중, 복수의 제1 패드 전극(4a 및 4b)은 반도체 기판(1a)의 기판 표면에 평행인 반도체 기판(1a)의 제1 내지 제4 변(101a 내지 101d)을 따라 반도체 기판(1a)의 외주 상에 배열된다.
예를 들어, 패드 전극(4a 및 4c)은 재배선 라인(도면에서는 미도시됨)을 통해 볼 전극(2a 및 2c)에 접속된다. 이 경우, 볼 전극(2a)과 볼 전극(2b) 사이에 두 패드 전극(4a)이 배치된다. 그러나, 패드 전극의 수는 필요에 따라 변할 수 있다.
패드 전극(4c)은 LSI 기판(1)의 중심측 상에 배치되는 IP 코어(intellectual property core)(도면에는 미도시됨)에 접속된다. 패드 전극(4c)이 LSI 기판(1)의 중심측 상에 배치되어 외주 또는 상층의 배선 라인의 총량(amount)을 줄인다.
재배선 층(3)은 절연막(1b) 위에 제공되는 폴리이미드 막(수지막)(3a 및 3b), 플립-칩용 접속용 전극(5) 및 콘택트 배선 라인(7)을 포함한다.
재배선 층(3)은 절연막(1b)을 사이에 두고 반도체 기판(1a) 위에 제공된다. 재배선 층(3) 내에, 복수의 패드 전극(4b)에 접속되는 복수의 콘택트 배선 라인(비아)(7)이 제공된다.
접속용 전극(5)은 제1 볼 전극(2b)과 콘택트 배선 라인(7) 사이에 배치되며, 제1 볼 전극(2b)과 콘택트 배선 라인(7)을 전기적으로 접속시킨다.
재배선 층(3) 위에 복수의 볼 전극(범프)(2a, 2b 및 2c)이 행렬 형상으로 제공되며, 그 간격은 약 0.4 ㎜이다. 그러나, 복수의 볼 전극(범프)(2a, 2b 및 2c)은 행렬 형상으로 배치되지 않을 수 있으며, 그 간격은 필요에 따라 변할 수 있다.
복수의 볼 전극(2a, 2b 및 2c) 중, 복수의 제1 볼 전극(2a 및 2b)은 제1 변 내지 제4 변(101a 내지 101d)을 따라 재배선 층(3)의 외주 상에 배열된다.
복수의 제1 볼 전극(2a 및 2b) 중 볼 전극(2b)은 접속용 전극(5) 및 콘택트 배선 라인(7)을 통해 복수의 제1 패드 전극(4a 및 4b) 중 하측의 제1 패드 전극(4b)에 접속된다.
이와 같이, 볼 전극(2b)의 하측 상에 패드 전극(4b)을 배치함에 의해, 배선 용량이 감소된다. 이런 이유로, 10 ㎒ 이상의 주파수를 갖는 고속 입력/출력 신호를 인가함으로써, 재배선 층으로부터의 누설 노이즈가 다른 신호에 영향을 미치는 것을 감소시킬 수 있다.
접속용 전극(5)의 하면의 면적은 제1 패드 전극(4b)의 상면의 면적보다 크게 설정된다. 접속용 전극(5)의 하면의 면적은 접속용 전극(5)의 하면에 접속되는 콘택트 배선 라인(7)의 상면의 면적보다 크게 설정된다. 제1 패드 전극(4b)의 하면의 면적은 콘택트 배선 라인(7)의 상면의 면적보다 크게 설정된다.
이에 의해, 접속용 전극(5), 콘택트 배선 라인(7) 및 제1 패드 전극(4b)의 전기 접속 신뢰성이 개선될 수 있다.
제1 패드 전극(4b)은 제1 변(101a)의 단부에 가장 근접한 제1 볼 전극(2a)의 하측 위에는 배치되지 않는다. 마찬가지로, 제1 패드 전극(4b)은 제2 내지 제4 변(101b 내지 101d)의 단부에 가장 근접한 제1 볼 전극(2a)의 하측 위에는 배치되지 않는다. 이는 웨이퍼 위에 형성된 LSI를 테스트하는 테스터의 단부의 상태를 따르며, 패드 전극은 LSI 기판(1)의 단부 위에는 배치되지 않는다.
이처럼, 패드 전극(4b)은 WCSP의 볼 전극(2b)의 하측 위에 배치되고, 다른 볼 전극(2a 및 2c)에 접속되는 패드 전극들은 볼 전극(2a)과 볼 전극(2b) 사이에 배치된다. 이에 의해, 외주 위에 배치되는 볼 전극(2b)들의 재배선 라인의 총량을 줄일 수 있다. 그러므로, WCSP의 재배선 층을 형성할 경우, 배선층의 수를 증가시키지 않고도 재배선 라인을 형성할 수 있다.
이에 의해, WCSP에서의 배선 라인의 형성이 용이해지며, LSI 기판(1)의 면적을 줄일 수 있다. 즉, 웨이퍼당 수율을 향상시킬 수 있으며, 웨이퍼당 칩의 개수를 증가시킬 수 있다.
도 4에 도시된 바와 같이, 제1 및 제2 변(101a 및 101b)을 따라 배치되는 접지 또는 전원용 두 패드 전극(4b2)이 제2 변(101b)을 따라 배치되는 볼 전극(2b2)의 하측 위에 배치되어 서로 접속될 수 있다.
도 4에 도시된 바와 같이, 두 패드 전극(4c2)은 하나의 볼 전극(2c)의 하측 위에 배치될 수 있다. 이 경우, 패드 전극(4c2)과 볼 전극(2c) 간의 임피던스는 줄어든다. 그러므로, 반도체 장치(100)에서, IR 강하(drop), 전자-이동, 노이즈 등이 줄어들며, ESD(정전기 방전)가 억제된다. 3 개 이상의 패드 전극(4c2)이 하나의 볼 전극(2c)에 전기적으로 접속될 수 있다.
도 4에 도시된 바와 같이, 제4 변(101d)을 따라 배치되며 또 다른 패드 전극(4a)보다 큰 상면의 면적을 갖는 접지 또는 전원용 한 패드 전극(4b1)이 제4 변(101d)을 따라 배치되는 한 볼 전극(2b1)의 하측 위에 배치되어 서로 접속될 수 있다.
이 경우, 신뢰성의 관점에서 볼 때, 패드 전극과 콘택트 전극의 접촉 면적은 패드의 상면의 면적의 2/3보다 크게 또는 동일한 것이 바람직하다. 3 개 이상의 패드 전극이 하나의 볼 전극에 전기적으로 접속될 수 있다.
도 4에 도시된 바와 같이, 패드 전극들은 필요에 따라, LSI 기판(1)의 제1 내지 제4 변(101a 내지 101d)을 따라 배치되는 볼 전극들 간에 배치되지 않을 수도 있다.
그래서, 제1 실시예에 따른 반도체 장치에 의하면, 칩 크기를 축소하면서 재배선 층의 배선 라인들을 용이하게 형성할 수 있다.
[제2 실시예]
제2 실시예에서는, 접지 또는 전원용 재배선 라인들을 검사하고, 칩 크기를 축소하면서 재배선 층의 배선 라인들을 쉽게 형성할 수 있는 반도체 장치의 구성의 다른 예에 대해 기술한다. 제2 실시예에 따른 반도체 장치의 전체 구성은 도 1에 도시된 반도체 장치(100)의 전체 구성과 동일하다.
도 5는 도 1에 도시된 반도체 장치(100)를 상방으로부터 본 경우의 다른 예를 도시하는 상부도이다. 도 6은 도 5의 B-B선을 따라 취한 반도체 장치(100)의 일부분의 일례를 도시하는 단면도이다. 도 5 및 도 6에서, 도 1 내지 도 3의 참조 부호들과 동일한 참조 부호들은 제1 실시예의 구성요소들과 동일한 구성요소들을 가리킨다.
도 5 및 도 6에 도시된 바와 같이, 제2 실시예에서는 제1 실시예에 비교하여, 반도체 장치(100)는 제1 재배선 라인(61), 제2 재배선 라인(62) 및 외주 배선 라인(63a 내지 63d)을 더 포함한다.
재배선 층(3)에 제1 재배선 라인(61)이 제공된다. 제1 재배선 라인(61)은 복수의 볼 전극(2a, 2b, 2c, 2c1, 2c2) 중 재배선 층(3) 위의 중심측에 위치되며 제1 전압 VSS(이것은 전원 전압과 접지 전압 중 하나이지만, 제2 실시예에서는 접지 전압)가 인가되는 제2 볼 전극(2c1)을, 복수의 제1 패드 전극(4a, 4a1, 4a2 및 4b) 중 제1 전압 VSS가 인가되는 임의 패드 전극(4a1)과 전기적으로 접속시킨다. 제1 재배선 라인(61)과 패드 전극(4a1)은 콘택트 배선 라인(27)(예를 들어, 도 6을 참조)에 의해 접속된다.
제1 재배선 라인(61)과 마찬가지로, 재배선 층(3)에 제2 재배선 라인(62)이 제공된다. 제2 재배선 라인(62)은 복수의 볼 전극(2a, 2b, 2c, 2c1, 2c2) 중 재배선 층(3) 위의 중심측에 위치되며 제1 전압 VSS와는 다른 제2 전압 VDD(이는 전원 전압과 접지 전압 중 다른 한 전압이지만, 제2 실시예에서는 전원 전압)가 인가되는 제3 볼 전극(2c2)을, 복수의 제1 패드 전극(4a, 4a1, 4a2 및 4b) 중 제2 전압 VDD가 인가되는 임의 패드 전극(4a2)과 전기적으로 접속시킨다.
볼 전극(2c1 및 2c2)은 제1 실시예에 대응하는 도 2의 볼 전극(2c)으로서 도시된다. 또한, 제1 패드 전극(4a1 및 4a2)은 제1 실시예와 대응하는 도 2의 패드 전극(4a)으로서 도시된다.
외주 배선 라인(63a 내지 63d)이 제1 내지 제4 변(101a 내지 101d)을 따라 재배선 층(3)의 외주 위에 배치되어 제1 패드 전극(4a 및 4b)의 상측의 재배선 층(3)의 영역보다 재배선 층(3)의 외측에 더 근접하게 위치된다.
외주 배선 라인(63a 내지 63d)은 재배선 층(3)에 제공된 배선 라인(63a2 내지 63d2)을 통해 패드 전극(4a2)에 접속된다. 외주 배선 라인(63a 내지 63d)은 재배선 층(3)에 제공된 배선 라인(63a2)을 통해 제2 재배선 라인(62)에 접속된다. 즉, 외주 배선 라인(63a 내지 63d)은 제2 전압 VDD가 인가되는 제1 패드 전극(4a2)을 통해 제2 재배선 라인(62)에 접속된다.
외주 배선 라인(63a 내지 63d)은 제1 변(101a)을 따르는 영역 이외의 영역(제2 실시예에서는 제3 및 제4 변(101c 및 101d)을 따르는 영역)에서 두 단부(63c1 및 63d1)를 갖는다. 이에 의해, 외주 배선 라인이 링(ring) 형상으로 접속되는 경우에 비해, 전원 전압(또는 접지 전압)에 포함되는 노이즈의 영향을 줄일 수 있다.
외주 배선 라인(63a 내지 63d)의 저항값은 IR 강하 또는 전원 노이즈에 영향을 주므로, 외주 배선 라인(63a 내지 63d)은 공통 전원 배선 라인 또는 접지 배선 라인의 폭보다 큰 폭(섹션 면적)을 갖는 것이 바람직하다.
이와 같이, 전원 배선 라인 또는 접지 배선 라인이 되는 외주 배선 라인을 볼 전극(2a 및 2b)보다 재배선 층(3)의 외주측에 더 근접하게 배치함으로써, 전원 배선 라인 또는 접지 배선 라인을 제1 내지 제4 변(101a 내지 101d)에서 중심측까지 형성할 수 있다.
위에서 기술한 바와 같이, 제2 실시예에서, 외주 배선 라인(63a 내지 63d)은 전원 전압을 공급한다. 그러나, 외주 배선 라인(63a 내지 63d)은 필요에 따라, 접지 전압을 공급할 수 있다.
제2 실시예에 따른 구성에서, 패드 전극(4b)은 WCSP의 볼 전극(2b)의 하측 위에 배치되며, 다른 볼 전극(2a 및 2c)에 접속되는 패드 전극들은 볼 전극(2a)과 볼 전극(2b) 사이에 배치된다. 이에 의해, 제1 실시예와 마찬가지로, 외주 위에 배치되는 볼 전극(2b)의 재배선 라인의 총량을 줄일 수 있다. 그러므로, WCSP의 재배선 층을 형성할 경우, 배선 층의 수를 증가시키지 않고도 재배선 라인을 형성할 수 있다.
이에 의해, 제1 실시예와 마찬가지로, WCSP에서의 배선 라인의 형성이 용이해지며, LSI 기판(1)의 면적을 줄일 수 있다. 즉, 웨이퍼당 수율을 향상시킬 수 있으며, 웨이퍼당 칩의 수를 증가시킬 수 있다.
이처럼, 제2 실시예에 따른 반도체 장치에 의하면, 제1 실시예와 마찬가지로, 칩 크기를 축소하면서 재배선 층의 배선 라인을 쉽게 형성할 수 있다.
[제3 실시예]
제3 실시예에서는, 접지 전압 및 전원 전압이 인가되는 볼 전극들의 접속 관계 및 칩 크기를 축소하면서 재배선 층의 배선 라인을 쉽게 형성할 수 있는 반도체 장치의 구성의 다른 예에 대해 기술하기로 한다. 제3 실시예에 따른 반도체 장치의 전체 구성은 도 1에 도시된 반도체 장치(100)의 전체 구성과 동일하다.
도 7은 도 1에 도시된 반도체 장치(100)를 상방으로부터 본 경우의 다른 예를 도시하는 상부도이다. 도 8은 도 7의 C-C선을 따라 취한 반도체 장치(100)의 일부분의 일례를 도시하는 단면도이다. 도 7 및 도 8에서, 도 5 및 도 6의 참조 부호들과 동일한 참조 부호들은 제2 실시예의 구성요소들과 동일한 구성요소들을 가리킨다.
도 7 및 도 8에 도시된 바와 같이, 제3 실시예에서의 반도체 장치(100)는 제2 실시예에 따른 반도체 장치와는, 제2 볼 전극(2c1)이 하측에 위치되며 제1 전압 VSS가 인가되는 패드 전극(4c1)에 콘택트 배선 라인(37) 및 접속용 전극(5)을 통해 접속되고, 제3 볼 전극(2c2)이 하측에 위치되며 제2 전압 VDD가 인가되는 패드 전극(4c2)에 콘택트 배선 라인 및 접속용 전극을 통해 접속되는 점에서 다르다.
패드 전극(4c1 및 4c2)은 제2 및 제3 볼 전극(2c1 및 2c2)의 하측 위치로부터 편이된 위치에 배치될 수 있다.
도 9는 도 1에 도시된 반도체 장치(100)를 상방으로부터 본 경우의 다른 예를 도시하는 상부도이다. 도 10은 도 9의 D-D선을 따라 취한 반도체 장치(100)의 일부분의 일례를 도시하는 단면도이다. 도 9 및 도 10에서, 도 5 및 도 6의 참조 부호들과 동일한 참조 부호들은 제2 실시예의 구성요소들과 동일한 구성요소들을 가리킨다.
도 9 및 도 10에 도시된 바와 같이, 제3 실시예에서 반도체 장치(100)는 제2 실시예에 따른 반도체 장치와는, 제2 볼 전극(2c1)이 하측으로부터 떨어져 위치되며 제1 전압 VSS가 인가되는 패드 전극(4c1)에 콘택트 배선 라인(37) 및 접속용 전극(5)을 통해 접속되고, 제3 볼 전극(2c2)이 하측으로부터 떨어져 위치되며 제2 전압 VDD가 인가되는 패드 전극(4c2)에 콘택트 배선 라인 및 접속용 전극을 통해 접속되는 점에서 다르다.
이 경우, 배선 라인은 미소하고, 칩 면적은 증가하고, 배선 라인의 폭은 감소하고, 배선 라인의 길이는 증가하며, IR 강하 및 노이즈가 눈에 띄게 나타난다. 특히, IR 강하는 재배선 층(3)의 중심 부근에서 증가한다.
그러므로, 제3 실시예에서는, 위에 기술한 바와 같이, 접지 및 전원이 중심 부근에서 볼 전극(2c1 및 2c2)에 접속되고, 전원 및 접지용 패드 전극(4c1 및 4c2)은 LSI 기판(1)에서 볼 전극(2c1 및 2c2)의 하측 또는 볼 전극 부근에 배치된다. 이에 의해, 전원 전압 VDD가 재배선 층(3)의 중심 부근으로부터 외주로 공급된다. 또한, 접지가 중심 부근에 있어, 노이즈 특성을 향상시킬 수 있다.
전원 및 접지용으로 두 패드 전극(4c1 및 4c2)을 제공할 필요가 없고, 전원 및 접지용 패드 전극들 중 하나만 제공될 수 있다.
전원 및 접지용 패드 전극(4c1 및 4c2) 각각의 개수가 하나인 경우에 대해 기술하기로 한다. 그러나, 개수는 필요에 따라 복수 개 일 수 있다.
제3 실시예에 따른 구성에서, 패드 전극(4b)은 WCSP의 볼 전극(2b)의 하측 위에 배치되고, 다른 볼 전극(2a 및 2c)에 접속되는 패드 전극들은 볼 전극(2a)과 볼 전극(2b) 사이에 배치된다. 이에 의해, 제1 실시예와 마찬가지로, 외주 위에 배치되는 볼 전극(2b)의 재배선 라인의 총량을 줄일 수 있다. 그러므로, WCSP의 재배선 층을 형성할 경우, 배선 층의 수를 증가시킴 없이 재배선 라인을 형성할 수 있다.
이에 의해, 제1 실시예와 마찬가지로, WCSP에서의 배선 라인의 형성이 용이해지며, LSI 기판(1)의 면적을 줄일 수 있다. 즉, 웨이퍼당 수율을 향상시킬 수 있으며, 웨이퍼당 칩의 개수를 증가시킬 수 있다
이처럼, 제3 실시예에 따른 반도체 장치에 의하면, 제1 실시예와 마찬가지로, 칩 크기를 축소하면서 재배선 층의 배선 라인을 쉽사리 형성할 수 있다.
비록 일부 특정 실시예에 대해 기술하였지만, 이들 실시예는 단지 일례에 불과한 것으로, 본 발명의 범주를 제한하려는 의도는 아니다. 사실상, 본원에 개시된 새로운 방법 및 시스템은 다양한 형태로 구체화될 수 있으며, 더욱이, 본 발명의 사상을 벗어나지 않는 한, 본원에 개시된 방법 및 시스템의 형태에서의 여러 생략, 치환 및 변경이 행해질 수 있다. 첨부된 특허청구범위 및 그 등가물은 본 발명의 사상 및 범주에 속하는 그러한 형태 및 변형을 커버하는 것으로 의도된다.
100: 반도체 장치
1a: 반도체 기판
1b: 절연막
3: 재배선 층
2a, 2b 및 2c: 볼 전극
4a, 4b 및 4c : 패드 전극

Claims (14)

  1. 반도체 장치로서,
    복수의 패드 전극이 상면에 제공되어 있고, 거의 직사각형 형상을 갖는 반도체 기판과,
    상기 복수의 패드 전극에 접속된 복수의 콘택트 배선 라인을 구비하며, 상기 반도체 기판 위에 절연막을 사이에 두고 배치되는 재배선 층과,
    상기 재배선 층 위에 제공되는 복수의 볼 전극
    을 포함하며,
    상기 복수의 패드 전극 중 복수의 제1 패드 전극이 상기 반도체 기판의 외주 위에 상기 반도체 기판의 제1 변을 따라 배열되며,
    상기 복수의 볼 전극 중 복수의 제1 볼 전극이 상기 재배선 층의 외주 위에 상기 제1 변을 따라 배열되며.
    상기 복수의 제1 볼 전극 중 임의 하나는 상기 콘택트 배선 라인을 통해 대응하는 볼 전극 아래에 위치된 상기 제1 패드 전극에 접속되며, 상기 제1 패드 전극은 상기 제1 변의 단부에 위치된 제1 볼 전극들 아래에 배치되지 않는, 반도체 장치.
  2. 제1항에 있어서,
    상기 재배선 층의 외주 위에 상기 제1 변을 따라 배치되는 외주 배선 라인을 더 포함하며, 상기 외주 배선 라인은 상기 제1 패드 전극으로부터 외측에 있는, 반도체 장치.
  3. 제2항에 있어서,
    상기 반도체 기판 위의 중심 영역에 제공되는 제2 볼 전극 및 제3 볼 전극을 더 포함하며,
    상기 복수의 제1 패드 전극 중 제1 전압이 인가되는 패드 전극은 상기 외주 배선 라인에 접속되고, 상기 외주 배선 라인은 상기 재배선 층의 제1 재배선 라인을 통해 상기 제2 볼 전극에 접속되며,
    상기 복수의 제1 패드 전극 중 제2 전압이 인가되는 패드 전극은 상기 재배선 층의 제2 재배선 라인을 통해 상기 제3 볼 전극에 접속되는, 반도체 장치.
  4. 제3항에 있어서,
    상기 외주 배선 라인은 상기 제1 변 이외의 변들로 연장되는, 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압인, 반도체 장치.
  6. 제3항에 있어서,
    상기 제1 전압은 접지 전압이고, 상기 제2 전압은 전원 전압인, 반도체 장치.
  7. 제1항에 있어서,
    상기 복수의 제1 볼 전극 중 임의 제1 볼 전극은 대응하는 볼 전극 아래에 위치된 복수의 제1 패드 전극에 접속되는, 반도체 장치.
  8. 제3항에 있어서,
    상기 반도체 기판은 상기 반도체 기판 위의 중심 영역에 제공되는 제2 패드 전극을 더 포함하며,
    상기 제2 패드 전극은 상기 콘택트 배선 라인을 통해 상기 제2 볼 전극에 접속되는, 반도체 장치.
  9. 제3항에 있어서,
    상기 반도체 기판은 상기 반도체 기판 위의 중심 영역에 제공되는 제2 패드 전극을 더 포함하며,
    상기 제2 패드 전극은 상기 콘택트 배선 라인을 통해 상기 제3 볼 전극에 접속되는, 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 볼 전극과 상기 콘택트 배선 라인 사이에 배치되며, 상기 제1 볼 전극과 상기 콘택트 배선 라인을 전기적으로 접속시키는 접속용 전극을 더 포함하며,
    상기 접속용 전극의 하면의 면적은 상기 제1 패드 전극의 상면의 면적보다 크게 설정되는, 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 볼 전극과 상기 콘택트 배선 라인 사이에 배치되며, 상기 제1 볼 전극과 상기 콘택트 배선 라인을 전기적으로 접속시키는 접속용 전극을 더 포함하며,
    상기 접속용 전극의 하면의 면적은 상기 콘택트 배선 라인의 상면의 면적보다 크게 설정되며, 상기 콘택트 배선의 상면은 상기 접속용 전극의 하면에 접속되는, 반도체 장치.
  12. 반도체 장치로서,
    복수의 패드 전극이 상면에 제공되어 있으며 거의 직사각형 형상을 갖는 반도체 기판과,
    상기 복수의 패드 전극에 접속된 복수의 콘택트 배선 라인을 구비하며, 상기 반도체 기판 위에 절연막을 사이에 두고 배치되며, 거의 직사각형 형상을 갖는 재배선 층과,
    상기 재배선 층 위에 제공되는 복수의 볼 전극
    을 포함하며,
    상기 복수의 패드 전극 중 복수의 제1 패드 전극은 상기 반도체 기판의 외주 위에 상기 반도체 기판의 제1 변을 따라 배열되며,
    상기 재배선 층은,
    상기 복수의 볼 전극 중 상기 재배선 층 위의 중심측에 위치되고 제1 전압이 인가되는 상기 제1 볼 전극을, 상기 복수의 제1 패드 전극 중 상기 제1 전압이 인가되는 상기 제1 패드 전극과 접속시키는 제1 재배선 라인과,
    상기 복수의 볼 전극 중 상기 재배선 층 위의 중심측에 위치되고 제2 전압이 인가되는 상기 제2 볼 전극을, 상기 복수의 제1 패드 전극 중 상기 제2 전압이 인가되는 상기 제2 패드 전극과 접속시키는 제2 재배선 라인과,
    상기 제1 패드 전극의 상측의 상기 재배선층의 영역보다 상기 재배선 층의 외측에 더 근접하게 위치되도록 상기 제1 변을 따라 상기 재배선 층의 외주 위에 배치되어 상기 제1 재배선 라인에 접속되는 외주 배선 라인
    을 포함하는, 반도체 장치.
  13. 제1항에 있어서,
    상기 복수의 볼 전극 중 제2 볼 전극은 상기 반도체 기판 위의 중심 영역에 제공되며, 상기 제2 볼 전극은 상기 제2 볼 전극 아래에 위치된 상기 패드 전극에 접속되는, 반도체 장치.
  14. 반도체 장치로서,
    복수의 패드 전극이 상면에 제공되어 있으며 거의 직사각형 형상을 갖는 반도체 기판과,
    상기 복수의 패드 전극에 접속된 복수의 콘택트 배선 라인을 구비하며, 상기 반도체 기판 위에 절연막을 사이에 두고 배치되는 재배선 층과,
    상기 재배선 층 위에 제공되는 복수의 볼 전극
    을 포함하며,
    상기 복수의 패드 전극 중 복수의 제1 패드 전극은 상기 반도체 기판의 외주 위에 상기 반도체 기판의 제1 변을 따라 배열되며,
    상기 복수의 볼 전극 중 복수의 제1 볼 전극은 상기 재배선 층의 외주 위에 상기 제1 변을 따라 배열되며,
    상기 반도체 장치는 상기 재배선 층의 외주 위에 상기 제1 변을 따라 배치되는 외주 배선 라인을 더 포함하며, 상기 외주 배선 라인은 상기 제1 패드 전극으로부터 외측에 있는, 반도체 장치.
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