CN104733333A - 具有导电油墨的集成电路封装系统及其制造方法 - Google Patents

具有导电油墨的集成电路封装系统及其制造方法 Download PDF

Info

Publication number
CN104733333A
CN104733333A CN201410803264.0A CN201410803264A CN104733333A CN 104733333 A CN104733333 A CN 104733333A CN 201410803264 A CN201410803264 A CN 201410803264A CN 104733333 A CN104733333 A CN 104733333A
Authority
CN
China
Prior art keywords
layer
integrated circuit
redistributing layer
redistributing
passivation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410803264.0A
Other languages
English (en)
Inventor
奇格芒德·拉米雷斯·卡马乔
巴塞洛缪·廖·宗·傅
塞拉·玛丽·L·阿尔瓦雷斯
凯文·达奥·阮·蒲·聪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Stats Chippac Pte Ltd
Original Assignee
Stats Chippac Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stats Chippac Pte Ltd filed Critical Stats Chippac Pte Ltd
Publication of CN104733333A publication Critical patent/CN104733333A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H01L23/4828—Conductive organic material or pastes, e.g. conductive adhesives, inks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

一种集成电路封装系统及其制造方法，所述集成电路封装系统包括：具有接触焊盘的集成电路管芯；在所述接触焊盘上的再分布层，所述再分布层具有芯片触点、迹线和凸块焊盘，所述再分布层具有弯曲顶表面和在平面上的侧壁；在所述再分布层的侧壁上的上钝化层，其中，在所述再分布层的所述凸块焊盘之上的区域暴露在所述上钝化层外；以及，附接在所述凸块焊盘之上的外部互连结构。

Description

具有导电油墨的集成电路封装系统及其制造方法
技术领域
本发明一般涉及集成电路封装系统，更加具体地，涉及一种具有再分布层的系统。
背景技术
半导体芯片已经变得越来越复杂，这种趋势在很大程度上是由提高紧凑型或便携式电子装置(诸如，手机、智能电话、个人媒体系统或超便携式计算机)的较小尺寸芯片的处理能力这种需求推动的。
再分布层(redistribution layer，RDL)可以允许在仍然能够访问所有接触点的同时使用较小的芯片尺寸。RDL可以形成为“扇入(fan-in)”或“扇出(fan-out)”的结构，这取决于应用。然而，按照所需精度小规模产生RDL可能会是一个耗时且高成本的工艺。
由此，仍然需要一种精确且性价比高的RDL产生方式。鉴于电子部件不断减小的尺寸，寻找解决这些问题的方法越发重要。鉴于商业竞争压力的不断增长，以及消费者期望的增长和市场中有意义产品差异化机会的减少，寻找解决这些问题的方法至关重要。另外，降低成本、提高效率和性能、并且满足竞争压力的需要使得寻找这些问题的方法更加紧迫。
长期以来人们一直在寻找解决这些问题的方法，但是，现有的发展尚未教导或提出任何解决方案，由此，本领域的技术人员一直没能掌握解决这些问题的方案。
发明内容
本发明提供了一种集成电路封装系统的制造方法，所述方法包括：提供具有接触焊盘的集成电路管芯；在所述集成电路管芯上沉积下钝化层，并让所述接触焊盘暴露出来；在所述下钝化层上将具有掩模开口的图案掩模图案化；通过在所述掩模开口中沉积导电油墨，在所述接触焊盘和所述下钝化层上形成再分布层；去除所述图案掩模；在所述再分布层之上沉积上钝化层，并让所述再分布层的一部分暴露出来；以及将外部互连结构附接至所述再分布层。
本发明提供了一种集成电路包封系统，所述集成电路包封系统包括：具有接触焊盘的集成电路管芯；在所述接触焊盘上的再分布层，所述再分布层具有芯片触点、迹线和凸块焊盘，所述再分布层具有弯曲顶表面和在平面上的侧壁；在所述再分布层的侧壁上的上钝化层，其中，在所述再分布层的所述凸块焊盘之上的区域从所述上钝化层暴露出来；以及，附接在所述凸块焊盘之上的外部互连结构。
本发明的特定实施例具有除这些上述提到的步骤或元件之外的或者替换这些步骤或元件的其他步骤或元件。对本领域中的技术人员而言，当参考附图时，通过阅读下面的详细说明，这些步骤或元件将变得显而易见。
附图说明
图1是根据本发明第一实施例的集成电路封装系统的平面图。
图2沿截面线2-2所做的图1的集成电路封装系统的截面视图。
图3是在图2的集成电路封装系统的制造步骤中的晶圆的截面视图。
图4是在制造的下钝化阶段中的图3的结构。
图5是在制造的图案掩模应用阶段中的图4的结构。
图6是在制造的印刷阶段中的图5的结构。
图7是沿图6的截面线7-7所做的图6的结构的截面视图。
图8是在制造的图案掩模剥离阶段中的图6的结构。
图9是在制造的图案掩模剥离阶段中的图7的结构。
图10是图8的一部分的示例性等距视图。
图11是在制造的上钝化阶段中的图8的结构。
图12是在制造的上钝化阶段中的图9的结构。
图13是在制造的可焊性增强阶段中的图11的结构。
图14是根据本发明第二实施例中的如图1的俯视图所示例的并且沿图1的截面线2-2所做的集成电路封装系统的截面视图。
图15是沿图14的截面线15-15所做的图14的结构的截面视图。
图16是与在制造的印刷阶段中的图5的结构相似的结构。
图17是沿图16的截面线17-17所做的图16的结构的截面视图。
图18是在制造的电镀阶段中的图16的结构。
图19是在制造的电镀阶段中的图17的结构。
图20是在制造的电镀阶段中的图18的结构的一部分的俯视图。
图21是根据本发明的进一步实施例的集成电路封装系统的制造方法的流程图。
图22是在制造的可选印刷阶段中的与图5的结构相似的结构。
图23是沿图22的截面线23-23所做的图22的结构的截面视图。
图24是在制造的图案掩模剥离阶段中的图22的结构。
图25是在制造的图案掩模剥离阶段中的图23的结构。
具体实施方式
对下面的实施例进行足够详细地描述，从而使本领域中的技术人员能够制作和使用本发明。需可以理解的是的是，其他实施例可以基于本公开将会是显而易见的，，并且，在不背离本发明的范围的情况下，可以做出系统、工艺或机械做出改变。
在下面的说明中，图示了多种具体细节以提供对本发明实施例的彻底理解。然而，显而易见的是，在不具有这些具体细节的情况下，也可以实践本发明。为了避免导致本发明晦涩，一些已知的电路、系统配置和工艺步骤不再详细公开。
示出了系统的实施例的附图是半示意性质的并且并不一定是按比例绘制，并且，尤其，一些尺寸是出于表示的清晰起见并且在附图中放大示出。相似地，虽然出于方便说明之目的，在附图中的视图一般示出了相似的方向，但是，在附图中的这种描绘在大多数的情况下是任意的。一般地，本发明可以以任何方向操作。
在多个实施例被公开并且描述为具有一些共同特征的情况下，为了清楚且方便地图示、说明和理解实施例起见，相似的和相同的特征通常用相似的附图标记描述。为了方便进行描述，已经将实施例编号为第一实施例、第二实施例等，但是，并不意在具有任何其他意义或提供对本发明的限制。
出于阐释之目的，在本文中使用的术语“水平”定义为平行于最低导电图案的平面或表面的平面，无论方向如何。术语“垂直”指垂直于刚才定义的“水平”的方向。术语，诸如“上方”、“下方”、“底部”、“顶部”、“侧”(如在“侧壁”中)、“更高”、“更低”、“上”、“之上”和“之下”均是相对于水平面而定义的，如附图所示。术语“在…上”指元件之间存在直接接触。术语“直接在…上”指在一个元件和另一元件之间存在直接接触，无中间元件。
术语“有源侧”指管芯、模块、封装、或电子结构的一侧，该侧上具有制造出的有源电路或具有用于连接至在管芯、模块、封装或电子结构内的有源电路的元件。
在本文中使用的术语“处理”包括：按形成所描述的结果的需要，对材料或光刻胶(photoresist)进行沉积、图案化、曝光、显影、冲洗、蚀刻、清洗和/或去除材料或光刻胶。
在整个附图中，使用波浪线来表示仅仅示出了完整结构的一部分。出于简洁和清楚起见，省略了结构和部件的一些部分。
现在参考图1，图中示出了根据本发明第一实施例的集成电路封装系统100的平面图。
该平面图示出了集成电路管芯(die)102和包封104，该集成电路管芯102用虚线示出以指示从外部通常不可见。
集成电路管芯102由包封(encapsulation)104覆盖，例如，该包封104可以由诸如环氧模塑料、可固化底层填料、或其他可模塑化合物或其他类型的包封剂(encapsulant)等材料制成。
现在参考图2，图中示出了沿图1的截面线所做的集成电路封装系统100的截面视图。该视图示出了集成电路管芯102、包封104、下钝化层206、再分布层208、和上钝化层210。
集成电路管芯102嵌入在包封104中。包封104的顶表面可以与集成电路管芯102的有源侧共面，该集成电路管芯102在有源侧可以具有接触焊盘212。其中一个接触焊盘212示出为连接至再分布层208，并且随后连接至其中一个外部互连结构214。该外部互连结构214(诸如，锡球)可以用于将集成电路管芯102电气连接至外部。再分布层208通过下钝化层206连接至接触焊盘212，该下钝化层206可以由可以是感光型的介电材料形成。
再分布层208是用于对电信号进行再分布的导电结构。再分布层208将集成电路管芯102连接至外部互连结构214。再分布层208在接触焊盘212上具有芯片触点216，该接触焊盘212连接至迹线218，该迹线218在其另一端上连接至凸块焊盘220。再分布层208可以具有多组芯片触点216、迹线218和凸块焊盘220，它们设置为“扇入”或“扇出”结构，以便提供所要求的多连接性或少连接性。芯片触点216可以通过下钝化层206形成，而迹线218和凸块焊盘220可以定位在下钝化层206的顶部。
凸块焊盘220可以与外部互连结构214直接接触，或者，可以通过可以位于凸块焊盘220上的粘附层222连接至外部互连结构214，粘附层222通过上钝化层210中的孔暴露出来。粘附层222可以用于增强焊料对凸块焊盘220的粘附力。上钝化层可以覆盖下钝化层206和再分布层208并且与下钝化层和再分布层208直接接触。在上钝化层210中的孔可以将再分布层208的凸块焊盘220暴露出来。粘附层222可以由诸如铜、镍、金、钯、锡及其组合，或者一些其他的导电材料或其混合物等材料形成。外部互连结构214然后可以与粘附层222直接接触。然而，可以理解的是，外部互连结构214可以直接连接至凸块焊盘220，无需粘附层222。
人们已经发现，在再分布层208上的粘附层222改善了集成电路封装系统100的可靠性。如果使用例如导电油墨形成再分布层208，那么，通过添加用作可焊性增强剂的粘附层222可以改善再分布层208的可焊性。焊料对粘附层222的增强型粘附力确保了在外部互连结构214与再分布层208之间的更强联结，从而改善了可靠性并且降低了破裂或分层的机会。
上钝化层210可以由可以是感光型的电介质形成。上钝化层210可以被图案化为带孔，以允许外部互连结构214直接接触再分布层208或粘附层222。由于再分布层208的表面张力以及是用导电油墨进行印刷或沉积，所述导电油墨被固化以使再分布层208变硬，再分布层208可以具有弯曲顶表面224(在图6中看得更加清楚)。弯曲顶表面224可以具有例如作为弯曲顶表面224的中心的最高点，以形成凸形。
人们已经发现，弯曲顶表面224，无论其是否带有粘附层222，都改善了外部互连结构214对再分布层208的粘附力。相较于平坦表面，在再分布层208的弯曲顶表面224上增加了用于粘附至外部互连结构214的表面区域，这实现了在弯曲顶表面224与外部互连结构214之间的更好联结。可以理解的是，如果粘附层222沉积在再分布层208上，那么粘附层222的顶部会具有与再分布层208的弯曲顶表面224相同的弯曲特性。
现在参考图3，图中示出了在图2的集成电路封装系统100的制造步骤中的晶圆326的截面视图。晶圆326示出为重配置晶圆(reconfigured wafer)，但是，可以理解的是，该工艺不限于重配置晶圆。例如，该工艺可以是晶圆级再分布层(RDL)工艺。图中示出了晶圆326的一部分，该部分在包封104中可以具有集成电路管芯102的阵列。
现在参考图4，图中示出了在制造的下钝化阶段中的图3的结构。下钝化层206被沉积并且被图案化在包封104的顶部以及集成电路管芯102的有源侧，并让接触焊盘212暴露出来。
现在参考图5，图中示出了在制造的图案掩模应用阶段中的图4的结构。图案掩模(pattern mask)528和对应于图2的再分布层208的所需图案的掩模开口530一起沉积在下钝化层206上。图案掩模528例如可以由诸如光刻胶等材料制成。可以使用例如光刻工艺来沉积或形成图案掩模528。
现在参考图6，图6示出了在制造的印刷阶段中的图5的结构。在该阶段中，通过将导电油墨632印刷或者喷射到掩模开口530中来形成图2的再分布层208，该掩模开口530限定了再分布层208的侧向尺寸。在本示例中，从喷嘴634沉积导电油墨632。导电油墨632可以是金属纳米粒子油墨，其中，粒子悬浮在例如环氧树脂、聚合物或酚醛树脂基物质中。可以通过例如热或UV光使导电油墨632固化(cured)或烧结。印刷阶段被描述为使用导电油墨632，但是，可以理解的是，还可以使用导电膏(conductive paste)来进行印刷，该导电膏也可以是悬浮在例如环氧树脂、聚合物、或使用热可固化或可烧结的酚醛树脂基物质中的金属纳米粒子膏。作为另一示例，导电膏可以是低温烧结导电膏，其可以在例如低至200摄氏度的温度下被烧结。
人们已经发现，印刷导电油墨632来形成图2的集成电路封装系统100的再分布层208提高了工艺吞吐量并且减少了制造成本。因为导电油墨632可以印刷，无需铺设种子层(seed layer)，所以无需随后的去除该种子层的多余部分的步骤，这减少了工序数并且减少了浪费。
现在参考图7，图中示出了沿图6的截面线7-7所做的图6的结构的截面视图。在该视图中可以清楚看到图2的再分布层208的迹线218与再分布层208的弯曲顶表面224的截面。在印刷或喷射(例如，与喷墨式打印机相似)工艺中，随着导电油墨632沉积到图案掩模528的掩模开口530中，可以在图的左侧看到导电油墨632。
将导电油墨632沉积到图案掩模528中形成了通往再分布层208的侧壁736。由于与掩模开口530的平面侧接触，侧壁736在同一平面上。侧壁736和弯曲顶表面224是用导电油墨632和液体形成的再分布层208的特性，并且在导电油墨632经固化以将导电油墨632硬化到再分布层208中之后，特有的形状仍然存在。可以按照低于30μm的行距或间距来形成，由导电油墨632形成的迹线218。换一种方式进行描述，使用印刷到图案掩模528中的导电油墨632来沉积迹线218的工艺可以具有低于30/30μm的宽度/间隔能力。换言之，迹线218的宽度可以小于30μm，并且每个迹线218可以与其他相邻迹线分开小于30μm的间隙。
人们已经发现，印刷到图案掩模528中的迹线218大大提高了，将再分布层208的尺寸缩小为低于迹线的尺寸的能力，所述迹线通过在未图案化表面上印刷导电掩模632而形成。由于喷墨印刷的特性，在不使用图案掩模528的情况下，当尝试使宽度/间隔能力低于30/30μm时，发生拖尾(smearing)，这使印刷图案无法使用。结合导电油墨632使用图案掩模528具有以下益处：使导电油墨632形成再分布层208，同时形成甚至低于10/10μm的宽度/间隔能力的精细结构。
现在参考图8，图中示出了在制造的图案掩模剥离阶段中的图6的结构。在沉积图6的导电油墨632以形成再分布层208之后，可以使用例如热或UV辐射固化导电油墨632。然后，可以去除图5的图案掩模528，从而将再分布层208留在下钝化层206上。例如，可以使用针对图案掩模528的材料所选择的蚀刻剂在不损坏下钝化层206的情况下去除图案掩模528。
现在参考图9，图中示出了在制造的图案掩模剥离阶段中的图7的结构。在该视图中，可以看到具有弯曲顶表面224的迹线218，在每条迹线218之间存在间隙。例如，间隙可以低于30μm宽或者甚至低于10μm宽。
现在参考图10，图中示出了图8的一部分的示例性等距视图。在该等距视图中，仅仅示出了再分布层208的一部分，但是可以理解的是，这仅仅是出于图示和清楚之目的。清楚看到的是，连接至集成电路管芯102的再分布层208的其中一个芯片触点216。这些芯片触点216通过迹线218连接至凸块焊盘220，仅仅作为示例示出了其中一个芯片触点。在完成的封装中，可以理解的是，再分布层208会由一组以上的芯片触点216、迹线218和凸块焊盘220组成。
现在参考图11，图中示出了在制造的上钝化阶段中的图8的结构。在去除图5的图案掩模528之后，可以将上钝化层210沉积并且图案化在下钝化层206和再分布层208上，其中，用孔让再分布层208的凸块焊盘220通过上钝化层210暴露出来。
现在参考图12，图中示出了在制造的上钝化阶段中的图9的结构。在该视图中示出了被上钝化层210覆盖的迹线218。
现在参考图13，图中示出了在制造的可焊性增强阶段中的图11的结构。在沉积上钝化层210之后，例如，可以通过诸如电解电镀或非电解电镀或可固化导电油墨沉积等工艺将粘附层222沉积在凸块焊盘220上。粘附层222可以增强在锡球与再分布层208之间的连接。图2的外部互连结构214可以附接至凸块焊盘220或附接至粘附层222(若存在)，以完成图2的集成电路封装系统100。
现在参考图14，图中示出了根据本发明第二实施例的如图1的俯视图所示的并且沿图1的截面线2-2所做的集成电路封装系统的截面视图。该视图示出了集成电路管芯1402、包封1404、下钝化层1406、再分布层1408和上钝化层1410。
集成电路管芯1402嵌入在包封1404中并且与包封1404直接接触。包封1404例如可以由诸如环氧模塑料、可固化底层填料、或其他的可模塑化合物或其他类型的包封剂等材料制成。包封1404的顶表面可以与集成电路管芯1402的有源侧共面，该集成电路管芯1402在有源侧可以具有接触焊盘1412。其中一个接触焊盘1412示出为连接至再分布层1408，并且随后连接至其中一个外部互连结构1414。该外部互连结构1414(诸如，锡球)可以用于将集成电路管芯1402电气连接至外部。再分布层1408通过下钝化层1406连接至接触焊盘1412，该下钝化层206可以由可以是感光型的介电材料形成。
再分布层1408是用于对电信号进行再分布的导电结构。再分布层1408将集成电路管芯1402连接至外部互连结构1414。再分布层1408在接触焊盘1412上具有芯片触点1416，该接触焊盘1412连接至迹线1418，该迹线1418在其另一端上连接至凸块焊盘1420。再分布层1408可以具有多组芯片触点1416、迹线1418和凸块焊盘1420，它们设置为“扇入”或“扇出”结构，以便提供所要求的多连接性或少连接性。芯片触点1416可以通过下钝化层1406形成，而迹线1418和凸块焊盘1420可以定位在下钝化层1406的顶部。
凸块焊盘1420可以通过粘附层1422连接至外部互连结构1414，该粘附层1422可以通过在上钝化层1410中的孔暴露出来。粘附层1422可以位于再分布层1408的整个上表面上，并且用于增强焊料对凸块焊盘1420的粘附力。在本示例中，再分布层1408可以用作导电种子层，该导电种子层由诸如含铜的导电油墨或导电聚合物、或直接电镀导电剂(诸如，硫化钯)等材料制成。上钝化层1410可以覆盖下钝化层1406和粘附层1422并且与下钝化层1406和粘附层1422直接接触。在上钝化层1410中的孔可以将在再分布层1408的凸块焊盘1420上的粘附层1422暴露出来。粘附层1422可以由诸如铜、镍、金、钯、锡及其组合，或者一些其他的导电材料或其混合物等材料形成。然后，外部互连结构1414可以与粘附层1422直接接触。
人们已经发现，在再分布层1408上的粘附层1422改善了集成电路封装系统1400的可靠性。如果使用例如导电油墨形成再分布层1408，那么通过添加用作可焊性增强剂的粘附层1422可以改善再分布层1408的可焊性。焊料对粘附层1422的增强型粘附力确保了在外部互连结构1414与再分布层1408之间的更强联结，从而改善了可靠性并且降低了破裂或分层的机会。
上钝化层1410可以由可以是感光型的电介质来形成。上钝化层1410可以被图案化为带孔，以允许外部互连结构1414直接接触粘附层1422。由于再分布层1408的表面张力以及是用导电油墨进行印刷或沉积，所述导电油墨被固化以以使再分布层1408变硬，再分布层1408可以具有弯曲顶表面(在图15中看得更加清楚)。形成在再分布层1408上的粘附层1422可以具有再分布层1408的弯曲顶表面的特性形状并且具有粘附层1422的弯曲顶表面1424。弯曲顶表面1424可以具有例如作为弯曲顶表面1424的中心的最高点，诸如具有凸形。
人们已经发现，粘附层1422的弯曲顶表面1424改善了外部互连结构1414对粘附层1422的粘附力。相较于平坦表面，用于粘附外部互连结构1414的表面区域在粘附层1422的弯曲顶表面1424上有所增加，这实现了在弯曲顶表面1424与外部互连结构1414之间的更好联结。
现在参考图15，图中示出了沿图14的截面线15-15所做的图14的结构的截面视图。在该视图中可以更加清楚地看到粘附层1422的弯曲顶表面1424，该弯曲顶表面1424与再分布层1408的顶表面的弯曲形状一致。在截面中还可以看到迹线1418，其中，迹线1418的侧壁1536可见。侧壁1536在同一平面上。迹线1418可以具有低于30μm的行距或间距。换一种方式进行描述，形成迹线1418的工艺可以具有低于30/30μm的宽度/间隔能力。换言之，迹线1418的宽度可以小于30μm，并且每个迹线1418可以与其他相邻迹线分开小于30μm的间隙。
现在参考图16，图中示出了与在制造的印刷阶段中的与图5的结构相似的结构。用于形成图14的集成电路封装系统1400的第二实施例的制造工艺，一直到应用图案掩模1628都与为达到图5的工序的制造工艺相同。自此开始，制造方法有所不同。
通过将导电油墨1632印刷或喷射到图案掩模1628的掩模开口1630中来形成图14的再分布层1408，这限定了再分布层1408的侧向尺寸。在该示例中，导电油墨1632作为导电种子层沉积。这意味着，再分布层1408的高度小于例如掩模开口1630的一半深度。
人们已经发现，印刷导电油墨1632来形成作为图14的集成电路封装系统的种子层的再分布层1408提高了工艺吞吐量并且减少了制造成本。因为导电油墨1632可以作为种子层直接印刷到掩模开口1630中，所以无需随后的去除该种子层的多余部分的步骤，这减少了工序数以及减少浪费。
现在参考图17，图中示出了沿图16的截面线17-17所做的图16的结构的截面视图。可以看到再分布层1408具有弯曲顶表面。还可以清楚地看到作为种子层的再分布层1408的高度小于掩模开口1630的深度的一半高度。
现在参考图18，图中示出了在制造的电镀阶段中的图16的结构。在沉积作为种子层的再分布层1408之后，可以经由诸如电解电镀或非电解无电镀等工艺将粘附层1422沉积在再分布层1408上。
现在参考图19，图中示出了在制造的电镀阶段中的图17的结构。在该视图中，可以更加清楚地看到图18的再分布层1408的迹线1418以及粘附层1422的弯曲顶表面1424的截面视图。粘附层1422可以沉积到图案掩模1628的掩模开口1630中。粘附层1422可以具有大于再分布层1408的高度，并且粘附层1422的弯曲顶表面1424的顶部可以具有与图案掩模1628的顶部相同的高度。可以理解的是，因为粘附层1422沉积在再分布层1408上，所以粘附层1422的顶部可以采取与再分布层1408的曲率相同的弯曲特性，从而产生粘附层1422的弯曲顶表面1424。
将材料沉积到图案掩模1628中产生了通往再分布层1408和粘附层1422的侧壁1536。由于与掩模开口1630的平面侧接触，所以这些侧壁1536在同一平面上。可以按照低于30μm的行距或间距来形成迹线1418。换一种方式进行描述，用导电油墨1632和形成粘附层1422的材料将迹线1418沉积到图案掩模1628中的工艺可以具有低于30/30μm的宽度/间隔能力。换言之，迹线1418的宽度可以小于30μm，并且每个迹线1418可以与其他相邻迹线分开小于30μm的间隙。
人们已经发现，印刷到图案掩模1628中的迹线1418大大提高了将再分布层1408的尺寸缩小为低于迹线的尺寸的能力，所述迹线通过在未图案化表面上印刷图16的导电掩模1632而形成。由于喷墨印刷的特性，在不使用图案掩模1628的情况下，当尝试使宽度/间隔能力低于30/30μm时，发生拖尾，这使印刷图案无法使用。结合导电油墨1632使用图案掩模1628具有以下益处：使导电油墨1632形成再分布层1408，同时以甚至低于10/10μm的宽度/间隔能力形成精细结构。在再分布层1408上同时又在图案掩模1628中电镀粘附层1422，还使粘附层1422将再分布层1408用作种子层同时维持图案掩模1628所限定的期望尺寸。
现在参考图20，图中示出了在制造的电镀阶段中的图18的结构的一部分的俯视图。在该视图中示出了图18的再分布层1408的图案完全被粘附层1422覆盖。迹线1418、芯片触点1416和凸块焊盘1420的图案清楚可见。集成电路管芯1402用虚线示出以指示被图案掩模1628覆盖。
示出两个集成电路管芯1402来指示晶圆级制造。在该图的中心处可见总线连接器2038，该总线连接器2038还可以用作锯线。总线连接器2038方便了将粘附层1422铺设穿过整个晶圆的连续电镀工艺。一旦已经去除掉图案掩模1628，所有迹线1418便连接至在单独单元之间的总线连接器2038，所述单独单元将变为图14的集成电路封装系统1400，沉积图14的上钝化层1410，附接图14的外部互连结构1414，并且，通过锯开或者切割总线连接器2038和包封1404而去除总线连接器2038。
示出的再分布层1408和粘附层1422的图案仅仅出于图示之目的，并且，可以理解的是，可以对再分布层1408进行不同地图案化。例如，虽然仅在集成电路管芯1402的一侧示出了扇出图案，但是，扇出图案可以位于集成电路管芯1402的所有侧。又例如，集成电路管芯1402和芯片触点1416的相对尺寸可以改变，使得芯片触点1416小于在图中示出的芯片触点。
因为迹线1418在将变为集成电路封装系统1400之物的边缘处全部连接至总线连接器2038，所以，这意味着向外延伸经过凸块焊盘1420的迹线1418将延伸至包封的边缘，以及，由于通过诸如锯开或切割等分离工艺与总线连接器2038分开，迹线1418的切口边缘将与图14的包封1404的边缘在同一平面上。分离工艺将留下包封1404的平面边缘和迹线1418的切口边缘。
现在参考图21，图中示出了根据本发明的进一步实施例的集成电路封装系统100的制造方法2100的流程图。该方法2100包括：在框2102中，提供具有接触焊盘的集成电路管芯；在框2104中，在集成电路管芯上沉积下钝化层，并让接触焊盘暴露出来；在框2106中，在下钝化层上将具有掩模开口的图案掩模进行图案化；在框2108中，通过在掩模开口中沉积导电油墨在接触焊盘和下钝化层上形成再分布层；在框2110中，去除图案掩模；在框2112中，在再分布层之上沉积上钝化层，并让再分布层的一部分暴露出来；以及，在框2114中，将外部互连结构附接至再分布层。
现在参考图22，图中示出了在制造的可选印刷阶段中的与图5的结构相似的结构。用于形成图2集成电路封装系统100的可选实施例的制造工艺，一直到应用图案掩模2228都与为达到图5的工序的制造工艺相同。自此开始，制造方法有所不同。
在该阶段中，通过将导电油墨2232沉积到图案掩模2228的掩模开口2230中来形成再分布层2208，这限定了再分布层2208的侧向尺寸。在本示例中，通过喷涂、狭缝涂布(slit coating)、或简单地在整个暴露的表面上进行喷墨来沉积导电油墨2232。导电油墨2232填充掩模开口2230，但是，一部分导电油墨2232还停留在图案掩模2238的表面上。因为所用方法的原因，可以看到，导电油墨2232的表面在集成电路管芯2202的接触焊盘2212之上稍低。这产生了再分布层2208的不均匀顶表面2240。除了不均匀顶表面2240中高度转变为导电油墨2232的稍低表面的区域之外，不均匀顶表面2240可以是平坦的并且是平面的。
人们已经发现，通过喷涂或狭缝涂布或完全涂布具有掩模开口2230的晶圆的表面来印刷导电油墨2232提高了制造效率和吞吐量，不会牺牲质量。因为在对表面进行完整涂覆时不需要复杂的图案与掩模开口2230匹配，所以，沉积导电油墨2232非常快并且高效，而掩模开口2230确保了不会降低再分布层2208的必要特征的分辨率。
人们还发现，再分布层2208的不均匀顶表面2240可以提高复杂封装的可靠性。再分布层的不均匀顶表面2240可以增加供锡球或其他连接器附着的可用表面面积，这可以通过减少连接故障来提高联结强度和可靠性。
导电油墨2232可以是金属纳米粒子油墨，其中，粒子悬浮在例如环氧树脂、聚合物或酚醛树脂基物质中。导电油墨2232例如可以通过热或UV光而被固化或烧结。印刷阶段被描述为使用导电油墨2232，但是，可以理解的是，还可以使用导电膏来进行印刷，该导电膏例如也可以是悬浮在例如环氧树脂、聚合物、或使用热可固化或烧结的酚醛树脂基物质中的金属纳米粒子膏。作为另一示例，导电膏可以是低温烧结导电膏，可以在例如低至200摄氏度的温度下被烧结。
人们已经发现，印刷导电油墨2232来形成再分布层2208改善了工艺吞吐量并且减少了制造成本。因为导电油墨2232可以印刷，无需铺设种子层，所以无需随后的去除该种子层的多余部分的步骤，这减少了工序数并且减少了浪费。
现在参考图23，图中示出了沿图22的截面线23-23所做的图22的结构的截面视图。在该视图中可以清楚地看到图22的再分布层2208的迹线2318的截面。
将导电油墨2232沉积到图案掩模2228中形成了通往再分布层2208的侧壁2336。由于与掩模开口2230的平面侧接触，所以这些侧壁2236在同一平面上。侧壁2336和图22的弯曲顶表面2240是用导电油墨2232和液体形成的再分布层2208的特性，并且在导电油墨2232被固化以将导电油墨2232硬化到再分布层2208中之后，特有形状仍然存在。可以按照低于30μm的行距或间距来形成由导电油墨2232形成的迹线2318。换一种方式进行描述，使用印刷到图案掩模2228中的导电油墨2232来沉积迹线2318的工艺可以具有低于30/30μm的宽度/间隔能力。换言之，迹线2318的宽度可以小于30μm，并且每个迹线2318可以与其他相邻迹线分开小于30μm的间隙。
人们已经发现，印刷到图案掩模2228中的迹线2318大大提高了将再分布层2208的尺寸缩小为低于迹线的尺寸的能力，所述迹线通过在未图案化表面上印刷导电掩模2232而形成。由于喷墨印刷的特性，在不使用图案掩模2228的情况下，当尝试使宽度/间隔能力低于30/30μm时，发生拖尾，这使印刷图案无法使用。结合导电油墨2232使用图案掩模2232有以下益处：使导电油墨2232形成再分布层2208，同时形成甚至低于10/10μm的宽度/间隔能力的精细结构。
现在参考图24，图中示出了在制造的图案掩模剥离阶段中的图22的结构。在沉积图22的导电油墨2232以形成再分布层2208之后，可以使用例如热或UV辐射固化导电油墨2232。然后，可以去除图22的图案掩模2228，让再分布层2208留在下钝化层2406上。可以使用例如针对图案掩模2228的材料所选择的蚀刻剂在不损坏下钝化层2406的情况下去除图案掩模2228。可以在去除图案掩模2228的同时去除残留在图案掩模2238表面上的部分导电油墨2232。
现在参考图25，图中示出了在制造的图案掩模剥离阶段中的图23的结构。在该视图中，可以看到具有不均匀顶表面2240的迹线2318，在每条迹线2318之间存在间隙。例如，间隙可以低于30μm宽或者甚至低于10μm宽。
由此产生的方法、工艺、设备、装置、产品和/或系统简单直接、性价比高、不复杂、高度通用和有效，并且，可以出乎意料地并且不明显地通过采取已知技术来实施，由此易于高效地且经济地制造集成电路封装系统/与常规的制造方法或工艺和技术充分兼容。
本发明的另一重要方面是其有益地支持并且服务于减少成本、简化系统和提高性能的历史趋势。
因此，本发明的这些和其他有益方面促进本技术的状态进入到至少下一个等级。
虽然已经结合具体的最佳模式对本发明进行了描述，但是可以理解的是，鉴于上面的说明书，对本领域中的技术人员而言，各种替代、修改和变型都是显而易见的。因此，本发明旨在包含落入所附权利要求书范围内的所有这类替代、修改和变型。本文中提到的或附图中示出的所有事物均应理解为图示性质，无限制意义。

Claims (10)

1.一种集成电路封装系统的制造方法，包括：
提供具有接触焊盘的集成电路管芯；
在所述集成电路管芯上沉积下钝化层，并让所述接触焊盘暴露出来；
在所述下钝化层上对具有掩模开口的图案掩模图案化；
通过在所述掩模开口中沉积导电油墨，在所述接触焊盘和所述下钝化层上形成再分布层；
去除所述图案掩模；
在所述再分布层之上沉积上钝化层，并让所述再分布层的一部分暴露出来；以及
将外部互连结构附接至所述再分布层。
2.根据权利要求1所述的方法，进一步包括：在所述再分布层上沉积粘附层。
3.根据权利要求1所述的方法，其中，形成所述再分布层包括：形成具有芯片触点、迹线和凸块焊盘的所述再分布层。
4.根据权利要求1所述的方法，进一步包括：在所述集成电路管芯上提供包封。
5.根据权利要求1所述的方法，其中，对所述图案掩模图案化包括：使用光刻技术来对光刻胶图案化。
6.一种集成电路封装系统，包括：
具有接触焊盘的集成电路管芯；
在所述接触焊盘上的再分布层，所述再分布层具有芯片触点、迹线和凸块焊盘，所述再分布层具有弯曲顶表面和在同一平面的侧壁；
在所述再分布层的所述侧壁上的上钝化层，其中，在所述再分布层的所述凸块焊盘上方的区域暴露在所述上钝化层外；以及
附接在所述凸块焊盘之上的外部互连结构。
7.根据权利要求6所述的系统，进一步包括：在所述再分布层上的粘附层。
8.根据权利要求6所述的系统，进一步包括：在所述集成电路管芯上的包封。
9.根据权利要求6所述的系统，进一步包括：下钝化层，所述下钝化层在所述集成电路管芯与所述再分布层之间以及在它们上。
10.根据权利要求6所述的系统，其中，所述上钝化层在所述再分布层之上。
CN201410803264.0A 2013-12-20 2014-12-19 具有导电油墨的集成电路封装系统及其制造方法 Pending CN104733333A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/136,274 US20150179602A1 (en) 2013-12-20 2013-12-20 Integrated circuit packaging system with conductive ink and method of manufacture thereof
US14/136,274 2013-12-20

Publications (1)

Publication Number Publication Date
CN104733333A true CN104733333A (zh) 2015-06-24

Family

ID=53400896

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410803264.0A Pending CN104733333A (zh) 2013-12-20 2014-12-19 具有导电油墨的集成电路封装系统及其制造方法

Country Status (4)

Country Link
US (1) US20150179602A1 (zh)
CN (1) CN104733333A (zh)
SG (1) SG10201408265SA (zh)
TW (1) TW201532230A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122826A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 制造半导体装置的方法
CN112582276A (zh) * 2019-09-28 2021-03-30 台湾积体电路制造股份有限公司 半导体结构及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI677949B (zh) 2018-11-21 2019-11-21 華邦電子股份有限公司 半導體元件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070184643A1 (en) * 2006-02-08 2007-08-09 Rinne Glenn A Methods of Forming Metal Layers Using Multi-Layer Lift-Off Patterns
US20090294958A1 (en) * 2008-05-30 2009-12-03 Broadcom Corporation Wafer level redistribution using circuit printing technology
US20100071951A1 (en) * 2005-10-31 2010-03-25 Tokuo Yoshida Multilayer wiring board and method for manufacturing multilayer wiring board
US7952203B2 (en) * 2008-08-29 2011-05-31 Intel Corporation Methods of forming C4 round dimple metal stud bumps for fine pitch packaging applications and structures formed thereby
US20120129335A1 (en) * 2010-11-22 2012-05-24 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
US8283835B2 (en) * 2010-04-30 2012-10-09 Epcos Ag Guided bulk acoustic wave device having reduced height and method for manufacturing

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2946795B1 (fr) * 2009-06-12 2011-07-22 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
US9082870B2 (en) * 2013-03-13 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of packaging semiconductor devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100071951A1 (en) * 2005-10-31 2010-03-25 Tokuo Yoshida Multilayer wiring board and method for manufacturing multilayer wiring board
US20070184643A1 (en) * 2006-02-08 2007-08-09 Rinne Glenn A Methods of Forming Metal Layers Using Multi-Layer Lift-Off Patterns
US7674701B2 (en) * 2006-02-08 2010-03-09 Amkor Technology, Inc. Methods of forming metal layers using multi-layer lift-off patterns
US20090294958A1 (en) * 2008-05-30 2009-12-03 Broadcom Corporation Wafer level redistribution using circuit printing technology
US7952203B2 (en) * 2008-08-29 2011-05-31 Intel Corporation Methods of forming C4 round dimple metal stud bumps for fine pitch packaging applications and structures formed thereby
US8283835B2 (en) * 2010-04-30 2012-10-09 Epcos Ag Guided bulk acoustic wave device having reduced height and method for manufacturing
US20120129335A1 (en) * 2010-11-22 2012-05-24 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122826A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 制造半导体装置的方法
CN108122826B (zh) * 2016-11-29 2021-12-14 台湾积体电路制造股份有限公司 半导体装置与制造半导体装置的方法
US11373970B2 (en) 2016-11-29 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a redistribution line
CN112582276A (zh) * 2019-09-28 2021-03-30 台湾积体电路制造股份有限公司 半导体结构及其制造方法
US11967573B2 (en) 2019-09-28 2024-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution layers and methods of fabricating the same in semiconductor devices

Also Published As

Publication number Publication date
SG10201408265SA (en) 2015-07-30
TW201532230A (zh) 2015-08-16
US20150179602A1 (en) 2015-06-25

Similar Documents

Publication Publication Date Title
US11270990B2 (en) Contoured package-on-package joint
CN102903680B (zh) 半导体封装件及其制法
DE102011055013A1 (de) Halbleitergehäuse und Verfahren zum Herstellen derselben
CN202948918U (zh) 封装基板及半导体元件的封装结构
DE102012103784B4 (de) Chipgehäusemodul für einen Chip, Gehäuse-auf-Gehäuse-Stapel und Verfahren zum Bilden eines Chipgehäusemoduls
CN101790788A (zh) 多元件封装中的互连
CN105493269A (zh) 超微间距PoP无芯封装
US20100239857A1 (en) Structure of embedded-trace substrate and method of manufacturing the same
CN105304584B (zh) 中介基板及其制造方法
KR101613828B1 (ko) 리드 프레임 기판의 제조 방법
CN105140198A (zh) 半导体衬底、半导体封装结构及其制造方法
CN104733333A (zh) 具有导电油墨的集成电路封装系统及其制造方法
DE102018207060A1 (de) Sehr dünnes System-in-Package (SIP) mit Substrat mit eingebetteten Leiterbahnen
WO2014127933A1 (de) Verfahren zum herstellen eines optoelektronischen bauelements
CN102144291A (zh) 半导体基板、封装与装置及其制造方法
CN108735680A (zh) 包含可去除载体的可布线电铸衬底
DE102011007537A1 (de) In einem Kunststoffkörper eingebettetes Funktionselement und Verfahren zur elektrischen Kontaktierung eines in einem Kunststoffkörper eingebetteten Funktionselements
CN104716102A (zh) 电子封装模块及其制造方法
US20130093086A1 (en) Semiconductor package and method of fabricating the same
CN100576971C (zh) 独立焊垫的无导线电镀方法
US7880093B2 (en) 3-dimensional substrate for embodying multi-packages and method of fabricating the same
CN103050437A (zh) 镀柱封装形成
CN105206595B (zh) 封装基板、包含该封装基板的覆晶封装电路及其制作方法
CN111244040A (zh) 半导体封装及其制作方法
CN103824820B (zh) 引线框区域阵列封装技术

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150624

WD01 Invention patent application deemed withdrawn after publication