CN113363160A - 半导体器件及其形成方法 - Google Patents

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Abstract

方法包括形成包括第一开口的图案化掩模；在第一开口中形成导电部件；在导电部件的侧壁和顶面上沉积钝化层；以及图案化钝化层以在钝化层中形成第二开口。钝化层包括面向第二开口的侧壁。在钝化层上分配平坦化层。图案化平坦化层以形成第三开口。在图案化平坦化层之后，平坦化层的一部分位于第二开口中并覆盖钝化层的侧壁。形成延伸至第三开口中的凸块下金属(UBM)。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
在集成电路的形成中，诸如晶体管的集成电路器件形成在晶圆中的半导体衬底的表面处。然后，在集成电路器件上方形成互连结构。金属焊盘形成在互连结构上方并且电耦合至互连结构。钝化层和第一聚合物层形成在金属焊盘上方，金属焊盘通过钝化层和第一聚合物层中的开口暴露。
然后，可以形成再分布线以连接至金属焊盘的顶面，随后在再分布线上方形成第二聚合物层。凸块下金属(UBM)形成为延伸至第二聚合物层中的开口中，其中，UBM电连接至再分布线。可以将焊球放置在UBM上方并且回流。
发明内容
本申请的实施例提供了一种形成半导体器件的方法，包括：形成包括第一开口的图案化掩模；在所述第一开口中形成导电部件；在所述导电部件的侧壁和顶面上沉积钝化层；图案化所述钝化层以在所述钝化层中形成第二开口，其中，所述钝化层包括面向所述第二开口的侧壁；在所述钝化层上分配平坦化层；图案化所述平坦化层以形成第三开口，其中，在图案化所述平坦化层之后，所述平坦化层的一部分位于所述第二开口中并覆盖所述钝化层的侧壁；以及形成延伸至所述第三开口中的凸块下金属(UBM)。
本申请的另一些实施例提供了一种半导体器件，包括：第一介电层；再分布线，包括：金属晶种层；第一导电部件，位于所述金属晶种层上方并与所述金属晶种层接触；钝化层，包括：侧壁部分，在所述金属晶种层和所述第一导电部件的侧壁上延伸；第一顶部，位于所述第一导电部件上方并与所述第一导电部件接触；平坦化层，包括位于所述第一导电部件上方的第二顶部，其中，所述第二顶部延伸到所述第一顶部中以接触所述第一导电部件；以及第二导电部件，延伸到所述第一顶部和所述第二顶部中以接触所述再分布线。
本申请的又一些实施例提供了一种半导体器件，包括：第一钝化层；再分布线，包括：通孔部分，延伸到第一钝化层中；以及迹线部分，位于通孔部分上方并与所述通孔部分接触，其中，所述迹线部分位于所述第一钝化层上方；第二钝化层，包括位于所述再分布线上方并与所述再分布线接触的第一顶部，其中，所述第二钝化层的第一顶部具有第一开口，其中，所述第二钝化层的侧壁面向所述第一开口；平坦化层，包括聚合物，其中，所述平坦化层的一部分延伸到所述第一开口中以接触所述第二钝化层的侧壁；以及凸块下金属(UBM)，延伸至所述平坦化层中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图17示出了根据一些实施例的在封装件的形成中的中间阶段的截面图。
图18至图20示出了根据一些实施例的在封装件的形成中的中间阶段的截面图。
图21和图22示出了根据一些实施例的在封装件的形成中的中间阶段的截面图
图23示出了根据一些实施例的两条再分布线的顶视图。
图24示出了根据一些实施例的用于形成器件的工艺流程。
具体实施方式
以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
根据一些实施例，提供了一种器件及其形成方法。该器件包括再分布线、位于再分布线上的钝化层以及位于钝化层上的聚合物平坦化层。在钝化层中形成开口，使得诸如凸块下金属(UBM)的另一导电部件可以穿透钝化层以电连接至再分布线。聚合物平坦化层进一步延伸至钝化层的开口中，使得可以减少聚合物平坦化层和钝化层之间的分层。根据一些实施例示出了封装件的形成中的中间阶段。讨论了一些实施例的一些变型。贯穿各个视图和说明性实施例，相同的参考标号用于指示相同的元件。
图1至图17示出了根据本发明的一些实施例的在器件的形成中的中间阶段的截面图。相应的工艺也示意性地反映在如图24所示的工艺流程200中。可以理解，尽管使用器件晶圆和器件管芯作为示例，但是本发明的实施例也可以应用于在其他器件(封装组件)中形成导电部件，其他器件包括但不限于封装衬底、中介层、封装件等。
图1示出了集成电路器件20的截面图。根据本发明的一些实施例，器件20是或包括器件晶圆，该器件晶圆包括有源器件和可能的无源器件，它们被表示为集成电路器件26。器件20中可以包括多个芯片22，其中示出了其中一个芯片22。根据本发明的可选实施例，器件20是中介层晶圆，中介层晶圆没有有源器件，并且可以包括或可以不包括无源器件。根据本发明的又一可选实施例，器件20是或包括封装衬底条，该封装衬底条包括无芯封装衬底或其中具有芯的有芯封装衬底。在随后的讨论中，将器件晶圆用作器件20的示例，并且器件20也可以称为晶圆20。本发明的实施例也可以应用于中介层晶圆、封装衬底、封装件等。
根据本发明的一些实施例，晶圆20包括半导体衬底24和形成在半导体衬底24的顶面处的部件。半导体衬底24可以由以下材料形成或包括以下材料：晶体硅、晶体锗、硅锗、碳掺杂的硅或III-V化合物半导体，诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等。半导体衬底24也可以是体半导体衬底或绝缘体上半导体(SOI)衬底。可以在半导体衬底24中形成浅沟槽隔离(STI)区域(未示出)以隔离半导体衬底24中的有源区域。尽管未示出，但是通孔可以(或可以不)形成为延伸至半导体衬底24中，其中，通孔用于将晶圆20的相对侧上的部件电互连。
根据本发明的一些实施例，晶圆20包括形成在半导体衬底24的顶面上的集成电路器件26。根据一些实施例，集成电路器件26可以包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器、二极管等。这里未示出集成电路器件26的细节。根据可选实施例，晶圆20用于形成中介层(中介层没有有源器件)，并且衬底24可以是半导体衬底或介电衬底。
层间电介质(ILD)28形成在半导体衬底24上方，并且填充集成电路器件26中的晶体管(未示出)的栅极堆叠件之间的间隔。根据一些实施例，ILD 28由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、氧化硅、氮化硅、氮氧化硅(SiOxNy)、低k介电材料等形成。可以使用旋涂、可流动化学气相沉积(FCVD)等形成ILD 28。根据本发明的一些实施例，使用诸如等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)等的沉积方法形成ILD 28。
接触插塞30形成在ILD 28中，并且用于将集成电路器件26电连接至上面的金属线和通孔。根据本发明的一些实施例，接触插塞30由导电材料形成或包括该导电材料，导电材料选自钨、铝、铜、钛、钽、氮化钛、氮化钽、它们的合金和/或它们的多层。接触插塞30的形成可以包括：在ILD28中形成接触开口；将导电材料填充到接触开口中；以及执行平坦化工艺(诸如化学机械抛光(CMP)工艺或机械研磨工艺)以使接触插塞30的顶面与ILD 28的顶面齐平。
互连结构32位于ILD 28和接触插塞30上方。互连结构32包括金属线34和通孔36，它们形成在介电层38(也称为金属间电介质(IMD))中。以下，将相同层级的金属线统称为金属层。根据本发明的一些实施例，互连结构32包括多个金属层，金属层包括通过通孔36互连的金属线34。金属线34和通孔36可以由铜或铜合金形成，并且它们也可以是由其他金属形成。根据本发明的一些实施例，介电层38由低k介电材料形成。例如，低k介电材料的介电常数(k值)可以小于约3.0。介电层38可以包括含碳的低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等。根据本发明的一些实施例，介电层38的形成包括在介电层38中沉积含致孔剂的介电材料，然后执行固化工艺以驱除致孔剂，因此剩余的介电层38是多孔的。
介电层38中的金属线34和通孔36的形成可以包括单镶嵌工艺和/或双镶嵌工艺。在用于形成金属线或通孔的单镶嵌工艺中，首先在介电层38中的一个中形成沟槽或通孔开口，然后用导电材料填充沟槽或通孔开口。然后执行诸如CMP工艺的平坦化工艺以去除高于介电层的顶面的导电材料的过量部分，在相应的沟槽或通孔开口中留下金属线或通孔。在双镶嵌工艺中，在介电层中形成沟槽和通孔开口，通孔开口位于沟槽下方并且连接至沟槽。然后将导电材料填充到沟槽和通孔开口中以分别形成金属线和通孔。导电材料可以包括扩散阻挡层和位于扩散阻挡层上方的含铜金属材料。扩散阻挡层可以包括钛、氮化钛、钽、氮化钽等。
金属线34包括位于作为介电层38的顶层的顶部介电层(表示为介电层38A)中的诸如金属线、金属焊盘或通孔(表示为34A)的顶部导电(金属)部件。根据一些实施例，介电层38A由与下部的介电层38的材料相似的低k介电材料形成。根据其他实施例，介电层38A由非低k介电材料形成，非低k介电材料可以包括氮化硅、未掺杂的硅酸盐玻璃(USG)、氧化硅等。介电层38A也可以具有多层结构，该多层结构包括例如两个USG层和位于它们之间的氮化硅层。顶部金属部件34A也可以由铜或铜合金形成，并且可以具有双镶嵌结构或单镶嵌结构。介电层38A有时称为顶部介电层。顶部介电层38A和紧邻顶部介电层38A的下面的介电层38可以形成为单个连续介电层，或者可以使用不同的工艺形成为不同的介电层，和/或由彼此不同的材料形成。
在互连结构32上方形成钝化层40(有时称为钝化1或pass-1)。相应的工艺示出为如图24所示的工艺流程200中的工艺202。根据一些实施例，钝化层40由介电常数大于或等于氧化硅的介电常数的非低k介电材料形成。钝化层40可以由无机介电材料形成或包括无机介电材料，该无机介电材料可以包括选自但不限于氮化硅(SiNx)、氧化硅(SiO2)、氮氧化硅(SiONx)、碳氧化硅(SiOCx)、碳化硅(SiC)等、它们的组合和/或它们的多层。值“x”表示相对原子比。根据一些实施例，顶部介电层38A和金属线34A的顶面是共面的。因此，钝化层40可以是平坦层。根据可选实施例，顶部导电部件突出高于顶部介电层38A的顶面，并且钝化层40是非平坦的。
参考图2，在蚀刻工艺中图案化钝化层40以形成开口42。相应的工艺示出为如图24所示的工艺流程200中的工艺204。蚀刻工艺可以包括干蚀刻工艺。干蚀刻工艺包括形成图案化的蚀刻掩模(未示出)，诸如图案化的光刻胶，然后蚀刻钝化层40。然后除去图案化的蚀刻掩模。金属线34A通过开口42暴露。
图3示出了金属晶种层44的沉积。相应的工艺示出为如图24所示的工艺流程200中的工艺206。根据一些实施例，金属晶种层44包括钛层和位于钛层上方的铜层。根据可选实施例，金属晶种层44包括与钝化层40接触的铜层。可以使用物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)等来执行沉积工艺。
图4示出了图案化的镀掩模46的形成。相应的工艺示出为如图24所示的工艺流程200中的工艺208。根据一些实施例，镀掩模46由光刻胶形成，因此可选地称为光刻胶46。在图案化的镀掩模46中形成开口48以露出金属晶种层44。
图5示出了将导电材料(部件)52镀到开口48中以及金属晶种层44上。相应的工艺示出为如图24中所示的工艺流程200中的工艺210。根据本发明的一些实施例，导电部件52的形成包括镀工艺，镀工艺可以包括电化学镀工艺、化学镀工艺等。在镀化学溶液中执行镀。导电部件52可以包括铜、铝、镍、钨等或它们的合金。根据一些实施例，导电部件52包括铜，并且不含铝。
接下来，去除如图5所示的光刻胶(镀掩模)46，并且在图6中示出所得的结构。在随后的工艺中，执行蚀刻工艺以去除金属晶种层44的没有被上面的导电部件52保护的部分。相应的工艺示出为如图24所示的工艺流程200中的工艺212。在图7中示出了所得的结构。在整个说明书中，导电部件52和相应的下面的金属晶种层44统称为再分布线(RDL)54，RDL 54包括RDL 54A和RDL 54B。每个RDL 54可以包括延伸至钝化层40中的通孔部分54V和位于钝化层40上方的迹线/线部分54T。
参考图8，沉积钝化层56。相应的工艺示出为如图24中所示的工艺流程200中的工艺214。钝化层56(有时称为钝化2或pass-2)形成为毯式层。根据一些实施例，钝化层56由无机介电材料形成或包括无机介电材料，该无机介电材料可以包括但不限于氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳化硅等、它们的组合或它们的多层。钝化层56的材料可以与钝化层40的材料相同或不同。可以通过诸如原子层沉积(ALD)、CVD等的共形沉积工艺来执行沉积。因此，钝化层56的垂直部分和水平部分具有相同的厚度或基本相同的厚度，例如，其变化小于约20％或小于约10％。应当理解，不管钝化层56是否由与钝化层40相同的材料形成，它们之间都可能存在或可能不存在可区分的界面，该界面例如在结构的透射电子显微镜(TEM)图像、X射线衍射(XRD)图像或电子背散射衍射(EBSD)图像中是可见的。
参考图9，分配蚀刻掩模58，然后图案化蚀刻掩模58，形成开口60。相应的工艺示出为如图24所示的工艺流程200中的工艺216。蚀刻掩模58可以由光刻胶或聚合物形成。该聚合物可以是光敏的或非光敏的。用于形成蚀刻掩模58的光敏聚合物可以包括聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等。当蚀刻掩模58是光敏的时，蚀刻掩模58的图案化可以包括对蚀刻掩模58执行曝光工艺，然后显影蚀刻掩模58以形成开口60。根据可选实施例，其中蚀刻掩模58为非光敏的，例如，当蚀刻掩模58包括非光敏环氧树脂/聚合物时，蚀刻掩模58的图案化可以包括在蚀刻掩模58上方施加光刻胶并且图案化光刻胶，以及使用图案化的光刻胶蚀刻该蚀刻掩模58以限定开口的图案。选择蚀刻掩模58的材料，使得在随后的蚀刻工艺中，存在合适的横向蚀刻速率，以使蚀刻掩模58横向凹进并且形成一个或多个阶梯。
参考图10，执行蚀刻工艺62以蚀刻穿过钝化层56，使得开口60延伸至钝化层56中。相应的工艺示出为如图24所示的工艺流程200中的工艺218。根据可选实施例，通过反应离子蚀刻(RIE)工艺执行蚀刻工艺62。蚀刻气体可以包括含碳和氟的气体、氩气、氧气(O2)和氮气(N2)。含碳和氟的气体可以包括CF4、CH2F2、CHF3等或它们的组合，流量在约200sccm至约500sccm之间。氩气流量可以在约150sccm至约450sccm之间的范围内。氧气流量可以在约10sccm至约120sccm之间的范围内。氮气流量可以在约20sccm至约140sccm之间的范围内。蚀刻时间可以在约35秒至约60秒的范围内。
根据其他实施例，使用氩气作为工艺气体来执行蚀刻工艺62。蚀刻工艺62(尽管称为蚀刻)实际上包括轰击工艺，并且可以包括或可以不包括化学蚀刻效应。如果存在化学蚀刻效应，则是由诸如含碳和氟的气体和氧气(O2)的反应气体引起的。
蚀刻工艺62主要是各向异性蚀刻工艺，它可以通过施加低频偏置功率、相对较高的源功率和相对较高的氩气流量来实现，该功率和流量相对于随后执行的蚀刻工艺64较高。根据一些实施例，低频功率(偏置功率)在约0.3MHz和约3MHz之间的范围内。相对较高的源功率可以为约1800瓦或以下。利用相对较高的低频偏置功率和相对较高的氩气流量，实现了各向异性蚀刻，同时，通过工艺气体中的反应气体横向蚀蚀刻刻掩模58(比钝化层56的横向蚀刻要快或可以不被横向蚀刻)。因此，钝化层56的一些部分延伸超过蚀刻掩模58的相应边缘以形成延伸部分56E。除了低频功率之外，还可以提供高频RF功率源，该功率在约300瓦至约1500瓦之间的范围内。高频RF功率可以具有在约3MHz和约30MHz之间的范围内的频率。
参考图11，执行蚀刻工艺64以在钝化层56中形成阶梯。相应的工艺示出为如图24所示的工艺流程200中的工艺220。蚀刻工艺64主要是各向异性的干蚀刻工艺。蚀刻工艺64可以包括或可以不包括一些各向同性效应。根据这些实施例，各向异性效应与各向同性蚀刻效应相结合，同时垂直蚀刻速率大于横向蚀刻速率。蚀刻工艺可以使用具有比蚀刻工艺62相对较低功率和较低氩气流量的高频电源来实现。根据一些实施例，低频电源的高频在约3MHz和约30MHz之间的范围内，并且可以与蚀刻工艺62中使用的功率的高频相等或不同。蚀刻工艺64所使用的源功率低于蚀刻工艺62所使用的源功率，并且可以在约50瓦至约700瓦之间的范围内。在一些实施例中，不提供偏置功率。
由于各向同性蚀刻的垂直分量，蚀刻了延伸部分56E，使它们的顶面降低以形成阶梯66，阶梯66由钝化层56的降低的顶面形成。在顶视图中，阶梯66为如图26所示的阶梯的部分。同时，各向同性蚀刻还具有横向分量，这可能导致蚀刻掩模58的进一步横向凹进。根据一些实施例，高度比H1/T1在约1/4与3/4之间的范围内，其中，高度H1是阶梯66的高度，并且厚度T1是钝化层56的位于导电RDL 54正上方的部分的厚度。阶梯66的宽度W2可以在约0.8μm和约3.2μm之间的范围内。
根据可选实施例，阶梯66的形成可以包括以下工艺。首先形成并且图案化蚀刻掩模58，从而形成图9所示的结构。使用工艺气体侵蚀钝化层56来执行第一各向异性工艺以蚀刻穿过钝化层56。由于第一各向异性蚀刻工艺，钝化层56的面向开口60的侧壁与蚀刻掩模58的侧壁齐平。接下来，使用工艺气体侵蚀蚀刻掩模58，而不侵蚀钝化层56来执行各向同性蚀刻工艺。由于各向同性蚀刻工艺，蚀刻掩模58的面向开口60的侧壁被横向凹进，使得先前由蚀刻掩模58覆盖的钝化层56的更多顶面暴露。
然后，例如，使用侵蚀钝化层56的工艺气体执行第二各向异性蚀刻工艺。在第二各向异性蚀刻工艺中，暴露的钝化层56的顶面高度减小，从而形成阶梯66。
在随后的工艺中，去除蚀刻掩模58，并且在图12中示出所得的结构。相应的工艺示出为图24所示的工艺流程200中的工艺222。图13示出了平坦化层68的形成。相应的工艺示出为图24所示的工艺流程200中的工艺224。根据本发明的一些实施例，平坦化层68由聚合物(其可以是光敏的)形成，诸如聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、环氧树脂等。当蚀刻掩模58由聚合物形成时，平坦化层68可以由与蚀刻掩模58相同的聚合物或不同的聚合物形成。根据一些实施例，平坦化层68的形成包括以可流动形式涂覆平坦化层，然后固化以硬化平坦化层68。可以执行(或可以不执行)诸如机械研磨工艺的平坦化工艺以使平坦化层68的顶面齐平。
参照图14，例如，通过曝光工艺以及随后的光显影工艺来图案化平坦化层68。相应的工艺示出为图24所示的工艺流程200中的工艺226。因此，在平坦化层68中形成开口70，并且暴露钝化层56。根据一些实施例，平坦化层68完全覆盖阶梯66和钝化层56的侧壁。因此，平坦化层68包括位于钝化层56的内侧上的部分68I。这与常规结构不同，在常规结构中，相应的平坦化层的边缘以与蚀刻掩模58(图10)横向凹进的方式相似的方式从钝化层56的边缘凹进。因此，在常规结构中，平坦化层更可能与钝化层56分层。在本发明的实施例中，平坦化层68具有向下延伸至RDL 54A的部分68I。部分68I的下部用作锚，因此平坦化层68不太可能从钝化层56剥离。
图15示出了金属晶种层72的沉积。相应的工艺示出为如图24所示的工艺流程200中的工艺228。根据一些实施例，金属晶种层72包括钛层和位于钛层上方的铜层。根据可选实施例，金属晶种层72包括与平坦化层68、钝化层56和导电部件52的顶面接触的铜层。
接下来，镀导电区域74。相应的工艺示出为如图24所示的工艺流程200中的工艺230。用于镀导电区域74的工艺可以包括形成图案化的镀掩模(例如，光刻胶，未示出)和在镀掩模的开口中镀导电区域74。导电区域74可以包括铜、镍、钯、铝、无铅焊料、它们的合金和/或它们的多层。然后去除镀掩模。
然后，蚀刻金属晶种层72，并且去除在去除镀掩模之后暴露的金属晶种层72的部分，而保留金属晶种层72的直接位于导电区域74下方的部分。相应的工艺示出为如图24所示的工艺流程200中的工艺232。在图16中示出了所得的结构。金属晶种层72的剩余部分称为凸块下金属(UBM)72’。UBM 72’和导电区域74组合形成通孔78和电连接件76(也称为凸块)。
在随后的工艺中，例如沿着划线79锯切来分割晶圆20以形成单独的器件管芯22。相应的工艺示出为如图24所示的工艺流程200中的工艺234。由于器件22可以用于接合至其他封装组件以形成封装件，器件管芯22也可以称为器件22或封装组件22。如前所述，器件22可以是器件管芯、中介层、封装衬底、封装件等。
参考图17，器件22与封装组件80接合以形成封装件86。相应的工艺示出为如图24所示的工艺流程200中的工艺236。根据一些实施例，封装组件80是或包括中介层、封装衬底、印刷电路板、封装件等。封装组件80中的电连接件83可以通过焊料区域82接合至封装组件80。底部填充物84分配在器件22和封装组件80之间。
根据一些实施例，通孔78的底部宽度W3在约30μm和约45μm之间的范围内。钝化层56在通孔78的相对侧上的相对部分彼此间隔开距离W4，距离W4可以在约40μm和约55μm之间的范围内。阶梯66的宽度W2可以在约5μm和约15μm之间的范围内。RDL 54A和54B之间的间距P1可以在约110μm和约180μm之间的范围内。钝化层56的在RDL 54的顶部上的部分的厚度T1可以在约5μm与约10μm之间的范围内。RDL54A和54B的宽度W5可以在约70μm和约90μm之间的范围内。应当理解，当部分68I较厚时，钝化层56的侧壁上的部分68I具有更好的防止分层的效果。因此，厚度T2优选具有较高的值。另一方面，如果部分68I太厚，则通孔78的宽度将较小，并且接触电阻将增加。根据一些实施例，厚度T2大于约5μm，并且可以在约5μm和约15μm之间的范围内。
图23示出了两个RDL 54的顶视图，它们也被表示为RDL 54A和54B(图17、图20和图22)。根据一些实施例，RDL 54A用于将电连接件76电连接到下面的集成电路器件26(图17)。还示出了由阶梯66形成的环。另一方面，RDL 54B不连接到任何上面的电连接件，而是用于内部电再分布以电连接器件22内部的部件。例如，RDL 54B的相对端可以连接到两条金属线34A(图17)。换句话说，整个RDL 54B被钝化层56覆盖，并且RDL 54B的所有侧壁都可以与钝化层56接触。
图18至图20示出了根据本发明的一些实施例的在封装件的形成中的中间阶段的截面图。除非另有说明，否则这些实施例中的组件的材料和形成工艺与相同的部件基本相同，在图1至图17所示的前述实施例中，由相同的参考标号表示。因此，可以在前面的实施例的讨论中找到关于图18至图20(以及图21和图22所示的实施例)所示的组件的形成工艺和材料的细节。
图18至图20所示的实施例的初始工艺与图1至图9所示的基本相同。接下来，使用蚀刻掩模58蚀刻钝化层56以限定图案。在图18中示出了所得的结构。根据这些实施例，在钝化层56中不形成阶梯。例如，可以跳过如图11所示的各向异性蚀刻工艺64，从而不形成阶梯。接下来，去除蚀刻掩模58，并且执行如图13和14所示的工艺以形成并图案化平坦化层68。然后执行图15和16所示的工艺以形成电连接件76和通孔78。随后，执行分割工艺以将器件22彼此分离，并且图19中示出了器件22。然后将器件22接合至封装组件80以形成封装件86。在图20中示出了所得的封装件86。
图21和图22示出了根据一些实施例的用于形成封装件的一些工艺。除了钝化层56和平坦化层68的侧壁是垂直的，例如，角度α2和α2’在约88度和约90度之间的范围内之外，这些实施例类似于图18至图20所示的实施例。作为对比，在图17和20所示的实施例中的角度α1可以小于约80度或小于约75度。根据一些实施例，角度α1可以在约60度和约80度之间的范围内。图21和图22所示的实施例的形成工艺与图18至图20所示的实施例相似，除了在蚀刻钝化层56和平坦化层68时，相应的开口具有更多的垂直侧壁。垂直侧壁可以例如通过在蚀刻工艺中增加偏置功率来实现。可以参考如参照图1至图17讨论的实施例来找到细节，并且在此不再重复。
本发明的实施例具有一些有利特征。根据本发明的实施例的平坦化层延伸到钝化层中并接触钝化层的侧壁。因此，在平坦化层和钝化层之间形成非平坦界面以减少分层。平坦化层的延伸到钝化层中的部分还用作锚，以防止平坦化层的其他部分被拉离边缘而引起分层。因此，减小了平坦化层和钝化层之间分层的可能性。
根据本发明的一些实施例，方法包括：形成包括第一开口的图案化的镀掩模；在第一开口中镀导电部件；去除图案化的镀掩模；在导电部件的侧壁和顶面上沉积钝化层；图案化钝化层以在钝化层中形成第二开口，其中，钝化层包括面向第二开口的侧壁；在钝化层上分配平坦化层；图案化平坦化层以形成第三开口，其中，在图案化平坦化层之后，平坦化层的一部分位于所述第二开口中并覆盖所述钝化层的侧壁；以及形成延伸至第三开口的UBM。在实施例中，该方法还包括在钝化层的边缘部分中形成阶梯，其中，该阶梯直接在第二开口的顶部下面，并且其中该阶梯低于钝化层的顶面。在实施例中，形成步骤包括形成蚀刻掩模；以及使用不同的工艺条件执行多个蚀刻工艺。在实施例中，多个蚀刻工艺包括各向异性蚀刻工艺；以及在各向异性蚀刻工艺之后执行各向同性蚀刻工艺。在实施例中，形成平坦化层的步骤包括：分配平坦化层，以及对平坦化层执行平坦化工艺。在实施例中，形成钝化层包括使用共形沉积工艺来沉积无机层。在实施例中，钝化层使用第一光敏材料作为蚀刻掩模来图案化，并且平坦化层进一步由第二光敏材料形成。
根据本发明的一些实施例，器件包括：第一介电层；再分布线，包括金属晶种层；第一导电部件，位于金属晶种层上方并与金属晶种层接触；钝化层，包括位于金属晶种层和第一导电部件的侧壁上延伸的侧壁部分；第一顶部，位于第一导电部件上方并与第一导电部件接触；平坦化层，包括位于第一导电部件上方的第二顶部，其中，第二顶部延伸到第一顶部中以接触第一导电部件；以及第二导电部件延伸到第一顶部和第二顶部中以接触再分布线。在实施例中，平坦化层包括聚合物，并且钝化层包括无机介电材料。在实施例中，第二导电部件包括凸块下金属，并且器件进一步包括位于第二导电部件上方并与第二导电部件接触的焊料区域。在实施例中，再分布线包括通孔部分和位于通孔部分上方并与通孔部分接触的迹线部分。在实施例中，第一导电部件包括铜，并且不含铝。在实施例中，钝化层的边缘部分包括第一顶面和低于第一顶面的第二顶面以形成阶梯。在实施例中，阶梯的高度与钝化层的厚度的比率在约1/4与约3/4之间的范围内，并且其中，厚度是第一顶面到再分布线的垂直距离。在实施例中，平坦化层接触钝化层的边缘部分的第一顶面和第二顶面两者。
根据本发明的一些实施例，器件包括：第一钝化层；再分布线，包括延伸到第一钝化层中的通孔部分；以及迹线部分，位于通孔部分上方并与通孔部分接触，其中，迹线部分位于第一钝化层上方；第二钝化层，包括位于再分布线上方并与该再分布线接触的第一顶部，其中该第二钝化层的第一顶部具有第一开口，其中，该第二钝化层的侧壁面向该第一开口；平坦化层，包括聚合物，其中，该平坦化层的一部分延伸到第一开口中以接触第二钝化层的侧壁；UBM，延伸至平坦化层中；焊料区域，位于UBM上方并与UBM接触。在实施例中，第二钝化层包括阶梯。在实施例中，阶梯通过平坦化层与UBM间隔开。在实施例中，平坦化层的一部分具有倾斜侧壁。在实施例中，平坦化层的一部分具有垂直侧壁。
本申请的实施例提供了一种形成半导体器件的方法，包括：形成包括第一开口的图案化掩模；在所述第一开口中形成导电部件；在所述导电部件的侧壁和顶面上沉积钝化层；图案化所述钝化层以在所述钝化层中形成第二开口，其中，所述钝化层包括面向所述第二开口的侧壁；在所述钝化层上分配平坦化层；图案化所述平坦化层以形成第三开口，其中，在图案化所述平坦化层之后，所述平坦化层的一部分位于所述第二开口中并覆盖所述钝化层的侧壁；以及形成延伸至所述第三开口中的凸块下金属(UBM)。
在一些实施例中，方法还包括：在所述钝化层的边缘部分中形成阶梯，其中，所述阶梯直接位于所述第二开口的顶部下面，并且其中所述阶梯低于所述钝化层的顶面。在一些实施例中，所述形成步骤包括：形成蚀刻掩模；以及使用不同工艺条件执行多个蚀刻工艺。在一些实施例中，所述多个蚀刻工艺包括：各向异性蚀刻工艺；以及在所述各向异性蚀刻工艺之后执行各向同性蚀刻工艺。在一些实施例中，形成所述平坦化层的步骤包括：分配所述平坦化层，以及对所述平坦化层执行平坦化工艺。在一些实施例中，形成所述钝化层包括使用共形沉积工艺来沉积无机层。在一些实施例中，所述钝化层使用第一光敏材料作为蚀刻掩模来图案化，并且所述平坦化层进一步由第二光敏材料形成。
本申请的另一些实施例提供了一种半导体器件，包括：第一介电层；再分布线，包括：金属晶种层；第一导电部件，位于所述金属晶种层上方并与所述金属晶种层接触；钝化层，包括：侧壁部分，在所述金属晶种层和所述第一导电部件的侧壁上延伸；第一顶部，位于所述第一导电部件上方并与所述第一导电部件接触；平坦化层，包括位于所述第一导电部件上方的第二顶部，其中，所述第二顶部延伸到所述第一顶部中以接触所述第一导电部件；以及第二导电部件，延伸到所述第一顶部和所述第二顶部中以接触所述再分布线。
在一些实施例中，所述平坦化层包括聚合物，并且所述钝化层包括无机介电材料。在一些实施例中，所述第二导电部件包括凸块下金属，并且所述器件还包括位于所述第二导电部件上方并与所述第二导电部件接触的焊料区域。在一些实施例中，所述再分布线包括通孔部分和位于所述通孔部分上方并与所述通孔部分接触的迹线部分。在一些实施例中，所述第一导电部件包括铜，并且不含铝。在一些实施例中，所述钝化层的边缘部分包括第一顶面和低于所述第一顶面的第二顶面以形成阶梯。在一些实施例中，所述阶梯的高度与所述钝化层的厚度的比率在1/4与3/4之间的范围内，并且其中，所述厚度是所述第一顶面到所述再分布线的垂直距离。在一些实施例中，所述平坦化层接触所述钝化层的边缘部分的所述第一顶面和所述第二顶面两者。
本申请的又一些实施例提供了一种半导体器件，包括：第一钝化层；再分布线，包括：通孔部分，延伸到第一钝化层中；以及迹线部分，位于通孔部分上方并与所述通孔部分接触，其中，所述迹线部分位于所述第一钝化层上方；第二钝化层，包括位于所述再分布线上方并与所述再分布线接触的第一顶部，其中，所述第二钝化层的第一顶部具有第一开口，其中，所述第二钝化层的侧壁面向所述第一开口；平坦化层，包括聚合物，其中，所述平坦化层的一部分延伸到所述第一开口中以接触所述第二钝化层的侧壁；以及凸块下金属(UBM)，延伸至所述平坦化层中。
在一些实施例中，所述第二钝化层包括阶梯。在一些实施例中，所述阶梯通过所述平坦化层与所述凸块下金属间隔开。在一些实施例中，所述平坦化层的一部分具有倾斜侧壁。在一些实施例中，所述平坦化层的一部分具有垂直侧壁。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成包括第一开口的图案化掩模；
在所述第一开口中形成导电部件；
在所述导电部件的侧壁和顶面上沉积钝化层；
图案化所述钝化层以在所述钝化层中形成第二开口，其中，所述钝化层包括面向所述第二开口的侧壁；
在所述钝化层上分配平坦化层；
图案化所述平坦化层以形成第三开口，其中，在图案化所述平坦化层之后，所述平坦化层的一部分位于所述第二开口中并覆盖所述钝化层的侧壁；以及
形成延伸至所述第三开口中的凸块下金属(UBM)。
2.根据权利要求1所述的方法，还包括：在所述钝化层的边缘部分中形成阶梯，其中，所述阶梯直接位于所述第二开口的顶部下面，并且其中所述阶梯低于所述钝化层的顶面。
3.根据权利要求2所述的方法，其中，所述形成步骤包括：
形成蚀刻掩模；以及
使用不同工艺条件执行多个蚀刻工艺。
4.根据权利要求3所述的方法，其中，所述多个蚀刻工艺包括：
各向异性蚀刻工艺；以及
在所述各向异性蚀刻工艺之后执行各向同性蚀刻工艺。
5.根据权利要求1所述的方法，其中，形成所述平坦化层的步骤包括：
分配所述平坦化层，以及
对所述平坦化层执行平坦化工艺。
6.根据权利要求1所述的方法，其中，形成所述钝化层包括使用共形沉积工艺来沉积无机层。
7.根据权利要求1所述的方法，其中，所述钝化层使用第一光敏材料作为蚀刻掩模来图案化，并且所述平坦化层进一步由第二光敏材料形成。
8.一种半导体器件，包括：
第一介电层；
再分布线，包括：
金属晶种层；
第一导电部件，位于所述金属晶种层上方并与所述金属晶种层接触；
钝化层，包括：
侧壁部分，在所述金属晶种层和所述第一导电部件的侧壁上延伸；
第一顶部，位于所述第一导电部件上方并与所述第一导电部件接触；
平坦化层，包括位于所述第一导电部件上方的第二顶部，其中，所述第二顶部延伸到所述第一顶部中以接触所述第一导电部件；以及
第二导电部件，延伸到所述第一顶部和所述第二顶部中以接触所述再分布线。
9.根据权利要求8所述的半导体器件，其中，所述平坦化层包括聚合物，并且所述钝化层包括无机介电材料。
10.一种半导体器件，包括：
第一钝化层；
再分布线，包括：
通孔部分，延伸到第一钝化层中；以及
迹线部分，位于通孔部分上方并与所述通孔部分接触，其中，所述迹线部分位于所述第一钝化层上方；
第二钝化层，包括位于所述再分布线上方并与所述再分布线接触的第一顶部，其中，所述第二钝化层的第一顶部具有第一开口，其中，所述第二钝化层的侧壁面向所述第一开口；
平坦化层，包括聚合物，其中，所述平坦化层的一部分延伸到所述第一开口中以接触所述第二钝化层的侧壁；以及
凸块下金属(UBM)，延伸至所述平坦化层中。
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