CN117238885A - 半导体器件及其制造方法 - Google Patents

Abstract

根据本申请的实施例，提供了一种半导体器件，包括具有第一接合层的第一管芯；第二管芯，第二管芯具有设置在第一接合层上方并且接合到第一接合层的第二接合层；多个接合构件，其中多个接合构件中的每个在第一接合层和第二接合层内延伸，其中多个接合构件包括电连接到第一管芯中的第一导电图案和第二管芯中的第二导电图案的连接构件，以及与第一导电图案和第二导电图案电隔离的伪构件；以及电感器，电感器设置在第一接合层和第二接合层内。根据本申请的其他实施例，还提供了一种制造半导体器件的方法，包括将第一管芯的第一电感线圈接合到第二管芯的第二电感线圈以形成电感器。

Description

半导体器件及其制造方法

技术领域

本申请的实施例涉及半导体器件及其制造方法。

背景技术

由于各种组件(例如，光电器件和电气组件)的集成密度不断提高，半导体行业经历了快速增长。为了适应半导体器件的微型化规模，已经开发了用于晶圆级封装的各种技术和应用，涉及更多具有不同功能的不同组件。集成密度的提高源于最小部件尺寸的迭代减小，这允许将更多组件集成到给定区域中。

随着半导体技术的进一步发展，堆叠和接合的半导体器件已经成为进一步减小半导体器件的物理尺寸的有效替代方案。在堆叠半导体器件中，诸如逻辑、存储器和处理器电路等的有源电路至少部分地制造在单独的衬底上，然后物理地接合并且电接合在一起以形成功能器件。这种接合工艺利用复杂的技术，并且需要改进。

发明内容

根据本申请的一个实施例，提供了一种半导体器件，包括：第一管芯，具有第一接合层；第二管芯，具有设置在第一接合层上方并且接合到第一接合层的第二接合层；多个接合构件，其中多个接合构件中的每个在第一接合层和第二接合层内延伸，其中多个接合构件包括电连接到第一管芯中的第一导电图案和第二管芯中的第二导电图案的连接构件，以及与第一导电图案和第二导电图案电隔离的伪构件；以及电感器，设置在第一接合层和第二接合层内。

根据本申请的另一个实施例，提供了一种半导体器件，包括：第一管芯，具有第一接合层；第二管芯，具有接合在第一接合层上方的第二接合层；多个第一接合构件，设置在第一接合层内；多个第二接合构件，设置在第二接合层内并且分别与多个第一接合构件接合；电感器，具有设置在第一接合层内的第一电感线圈和设置在第二接合层内的第二电感线圈，其中，第二电感线圈接合在第一电感线圈上方。

根据本申请的又一个实施例，提供了一种制造半导体器件的方法，包括：提供具有第一导电图案的第一管芯；在第一导电图案上方形成第一接合层；在第一接合层内形成第一连接构件，以及形成设置在第一接合层内的第一电感线圈；提供具有第二导电图案的第二管芯；在第二导电图案上方形成第二接合层；在第二接合层内形成第二连接构件，以及形成设置在第二接合层内的第二电感线圈；将第一连接构件接合到第二连接构件以形成连接构件；以及将第一电感线圈接合到第二电感线圈以形成电感器，其中第一连接构件电连接到第一导电图案，并且第二连接构件电连接到第二导电图案。

本申请的实施例提供了具有电感器的半导体器件及其制造方法。

附图说明

当结合附图一起阅读时，从以下详细描述中可以最好地理解本公开的方面。值得注意的是，根据行业的标准惯例，各个部件并未按比例绘制。实际上，为了讨论的清晰，可以任意增加或减小各个部件的尺寸。

图1是根据本公开的一些实施例的半导体器件的截面图。

图2是根据本公开的一些实施例的半导体器件的部分的俯视图。

图3是根据本公开的一些实施例的半导体器件的部分的俯视图。

图4是根据本公开的一些实施例的半导体器件的截面图。

图5是根据本公开的一些实施例的半导体器件的部分的俯视图。

图6是根据本公开的一些实施例的半导体器件的截面图。

图7是根据本公开的一些实施例的半导体器件的部分的俯视图。

图8是根据本公开的一些实施例的制造半导体器件的方法的流程图。

图9至图20是根据本公开的一些实施例的制造半导体器件的方法的一个或多个阶段的截面图。

图21是根据本公开的一些实施例的制造半导体器件的方法的流程图。

具体实施方式

以下公开提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在进行限制。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括其中第一部件和第二部件直接接触形成的实施例，并且也可以包括其中在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个实例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，这种重复本身并不指示所讨论的各种实施例和/或配置之间的关系。

此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“在…上方”“上部”“在…上”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在涵盖器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

如本文所用，尽管诸如“第一”、“第二”和“第三”的术语描述了各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受到这些术语的限制。这些术语可能仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。除非上下文明确指出，否则本文使用的诸如“第一”、“第二”和“第三”等术语并不暗示顺序或次序。

尽管阐述本公开的广泛范围的数值范围和参数是近似值，但在具体实例中阐述的数值尽可能准确地报告。然而，任何数值都固有地包含某些误差，这些误差必然是由在相应测试测量中发现的标准偏差引起的。此外，如本文所用，术语“基本”、“大约”和“约”通常是指在本领域普通技术人员可以预期的值或范围内。或者，术语“基本”、“大约”和“大约”是指在本领域普通技术人员考虑时在平均值的可接受的标准误差内。本领域普通技术人员可以理解，可接受的标准误差可以根据不同的技术而有所不同。

除了在操作/工作实例中，或者除非另有明确规定，所有的数值范围、量、值和百分比诸如材料的量、持续时间、温度、操作条件、量的比率、本文所公开的及其类似物应理解为在所有情况下均由术语“基本”、“大约”或“约”修饰。因此，除非有相反说明，否则本公开和所附权利要求中阐述的数值参数是可以根据需要变化的近似值。至少，每个数值参数至少应根据报告的有效数字的数量并通过应用普通的四舍五入技术进行解释。范围在本文中可以表示为从一个端点到另一个端点或者在两个端点之间。除非另有说明，否则本文公开的所有范围均包括端点。

还可以包括其他部件和工艺。例如，可以包括测试结构，以帮助3D封装件或3DIC器件的验证测试。测试结构可以包括，例如，允许3D封装件或3DIC的测试、探针和/或探针卡的使用等的形成在再分布层中或在衬底上的焊盘。验证测试可以在中间结构上执行并且也可以在最终结构上执行。此外，本文所公开的结构和方法可与测试方法结合使用，该测试方法包括对已知良好管芯的中间验证，以提高产量并降低成本。

在本公开中，提供了半导体器件和制造半导体器件的方法。半导体器件包括具有第一接合层的第一管芯；具有设置在第一接合层上方并接合到第一接合层的第二接合层的第二管芯；在第一接合层和第二接合层内延伸的多个接合构件；以及设置在第一接合层和第二接合层内的电感器。多个接合构件包括电连接到第一管芯中的第一导电图案和第二管芯中的第二导电图案的连接构件，以及与第一导电图案和第二导电图案电隔离的伪构件。因此，电感器设置为与连接构件和伪构件相邻，以及因此可以有效地利用第一管芯与第二管芯的接合界面。

在一些实施例中，一种制造半导体器件的方法包括提供具有第一导电图案的第一管芯；在第一导电图案上方形成第一接合层；在第一接合层内形成第一连接构件；以及形成设置在第一接合层内的第一电感线圈。该方法还包括提供具有第二导电图案的第二管芯；在第二导电图案上方形成第二接合层；在第二接合层内形成第二连接构件；形成设置在第二接合层内的第二电感线圈；将第一连接构件接合到第二连接构件以形成连接构件；将第一电感线圈接合到第二电感线圈以形成电感器。第一连接构件电连接到第一导电图案，以及第二连接构件电连接到第二导电图案。还可以包括其他部件和工艺。

图1是根据本公开的一些实施例的半导体器件100的截面图。图2是根据本公开的一些实施例的半导体器件100的第一管芯10的俯视图。图3是根据本公开的一些实施例的半导体器件100的第二管芯20的俯视图。图1是沿着图2和图3中的线A-A'的半导体器件100的截面图。

参考图1至图3，半导体器件100包括具有第一接合层120的第一管芯10和具有设置在第一接合层120上方并接合到第一接合层120的第二接合层220的第二管芯20。半导体器件100包括多个接合构件301，其中多个接合构件301中的每个在第一接合层120和第二接合层220内延伸，并且电感器330具有设置在第一接合层120内的第一电感线圈332、以及设置在第二接合层220内的第二电感线圈333。多个接合构件301包括连接构件310和伪构件320。在一些实施例中，连接构件310和伪构件320设置为与电感器330相邻。

在一些实施例中，第一管芯10是逻辑管芯，其可以是中央处理单元(CPU)管芯、微控制单元(MCU)管芯、输入输出(IO)管芯、基带(BB)管芯、应用处理器(AP)管芯等。在一些实施例中，第一管芯10是存储器管芯，诸如动态随机存取存储器(DRAM)管芯或静态随机存取存储器(SRAM)管芯，或者可以是另一种类型的管芯。

在一些实施例中，第一管芯10包括第一半导体衬底101和形成在第一半导体衬底101的顶表面上方的第一互连结构110。在一些实施例中，第一半导体衬底101是半导体衬底，诸如体半导体、绝缘体上半导体(SOI)衬底等，并且可以掺杂(例如，用p型或n型掺杂剂)或未掺杂。第一半导体衬底101可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅或玻璃衬底。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，第一半导体衬底101的半导体材料包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或其组合。在实施例中，第一半导体衬底101是硅晶圆。

在一些实施例中，第一半导体衬底101具有形成在其中的多个器件111。器件111可以包括有源元件(例如，晶体管、二极管等)和/或无源元件(例如，电阻器、电容器、电感器等)。在一些实施例中，器件111通过位于两个相邻的器件111之间的浅沟槽隔离(STI)112分开。也就是说，在一些实施例中，STI 112也嵌入在第一半导体衬底101中。

在一些实施例中，第一介电层113设置在第一半导体衬底101上并且围绕第一互连结构110。在一些实施例中，第一介电层113是金属间电介质(IMD)。

在一些实施例中，第一介电层113包括低k介电材料。低k介电材料的介电常数(k值)可以低于3.0，或者低于约2.5，因此介电材料也称为极低k(ELK)介电材料。在一些实施例中，第一介电层113包括聚合物，诸如，例如聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、味之素堆积膜(ABF)、阻焊膜(SR)等。在一些实施例中，第一介电层113包括设置在第一半导体衬底101上方的多个介电子层。第一介电层113例如可以通过合适的制造技术形成，合适的制造技术诸如旋涂、化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)等。

在一些实施例中，半导体器件100包括多个第一互连结构110。在一些实施例中，第一互连结构110中的每个包括多个导电图案114和多个导电通孔115。在一些实施例中，导电图案114嵌入第一介电层113中。在一些实施例中，导电通孔115穿透穿过第一介电层113的介电子层中的一个。在一些实施例中，位于不同高度的导电图案114通过导电通孔115彼此连接。在一些实施例中，导电图案114形成为堆叠结构，并且导电通孔115连接导电图案114。在一些实施例中，导电图案114通过导电通孔115彼此电连接。在一些实施例中，最底部的导电通孔115连接到嵌入在第一半导体衬底101中的器件111。换句话说，最底部的导电通孔115在器件111和第一互连结构110的导电图案114之间建立电连接。在一些实施例中，最底部的导电通孔115可以称为器件111的接触结构。在一些实施例中，第一电感线圈332电连接到导电图案114中的一个或多个。例如，第一电感线圈332可以通过直接接触第一电感线圈332的下表面的通孔连接到导电图案114，或者第一电感线圈332可以通过在第一电感线圈332和第一连接构件312之间横向延伸的金属线连接到第一连接构件312。

在一些实施例中，导电图案114和导电通孔115的材料包括铝、钛、铜、镍、钨或其合金。导电图案114和导电通孔115可以通过例如电镀、沉积和/或光刻和蚀刻来形成。在一些实施例中，导电图案114和下面的导电通孔115可以同时形成。值得注意的是，图1中示出的导电图案114的数量与导电通孔115的数量仅仅为了说明的目的，并且本公开不限于此。在一些替代实施例中，可以依据电路设计形成更少或更多的导电图案114或导电通孔115。

在一些实施例中，第一互连结构110中的每个还包括被第一介电层113围绕的第一导电图案116。第一导电图案116电连接到相应的导电图案114和导电通孔115。在一些实施例中，第一导电图案116是第一互连结构110的最顶部的导电图案。

在一些实施例中，第一接合层120设置在第一管芯10的第一介电层113上。第一接合层120设置在第一管芯10和第二管芯20之间。第一接合层120包括介电材料。第一接合层120可以由氧化硅、氮氧化硅、碳氧化硅等形成。第一接合层120可以由类似于第一介电层113的介电材料的介电材料形成。在一些实施例中，第一接合层120是单层或彼此堆叠的多层。

在一些实施例中，第一接合层120包括设置在第一介电层113上的子层121，以及设置在子层121上的子层122。本领域的普通技术人员会理解图1中显示的子层的数量仅仅作为示例性说明，可以包括不同数量的子层121、子层122。在一些实施例中，包括在子层121、子层122中的材料是相同的材料或不同的材料。在一些实施例中，子层121、子层122可以包括氧化物电介质，诸如硼磷硅酸盐玻璃(BPSG)或者其他电介质材料。在一些实施例中，子层122包括氮化物电介质。在一些实施例中，子层122包括氮化硅。

在一些实施例中，第一接合层120包括设置在子层121和第一介电层113之间的蚀刻停止层123，以及设置在子层121和子层122之间的蚀刻停止层124。

在一些实施例中，第二管芯20是逻辑管芯，其可以是中央处理单元(CPU)管芯、微控制单元(MCU)管芯、输入-输出(IO)管芯、基带(BB)管芯、应用处理器(AP)管芯等。在一些实施例中，第二管芯20是诸如动态随机存取存储器(DRAM)管芯或静态随机存取存储器(SRAM)管芯的存储器管芯，或者第二管芯20可以是另一种类型的管芯。

在一些实施例中，第二管芯20包括第二半导体衬底201和形成在第二半导体衬底201的顶表面上方的第二互连结构210。在一些实施例中，第二半导体衬底201是半导体衬底，诸如体半导体、绝缘体上半导体(SOI)衬底等，并且可以掺杂(例如，用p型或n型掺杂剂)或者未掺杂。第二半导体衬底201可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料的层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被提供在衬底上，通常是硅衬底或者玻璃衬底。也可以使用诸如多层或梯度衬底的其他衬底。在一些实施例中，第二半导体衬底201的半导体材料包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。在实施例中，第二半导体衬底201是硅晶圆。

在一些实施例中，第二半导体衬底201具有形成在其中的多个器件211。器件211可以包括有源元件(例如，晶体管、二极管等)和/或无源元件(例如，电阻器、电容器、电感器等)。在一些实施例中，器件211被位于两个相邻器件211之间的浅沟槽隔离(STI)212分开。也就是说，在一些实施例中，STI 212也嵌入在第二半导体衬底201中。

在一些实施例中，第二介电层213设置在第二半导体衬底201上并且围绕第二互连结构210。在一些实施例中，第二介电层213是金属间电介质(IMD)。

在一些实施例中，第二介电层213包括低k介电材料。低k介电材料的介电常数(k值)可以低于3.0，或者低于约2.5，因此介电材料也称为极低k(ELK)介电材料。在一些实施例中，第二介电层213包括聚合物，诸如，例如聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、味之素堆积膜(ABF)、阻焊膜(SR)等。在一些实施例中，第二介电层213包括设置在第二半导体衬底201上方的多个介电子层。第二介电层213例如可以通过合适的制造技术形成，合适的制造技术诸如旋涂、化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)等。

在一些实施例中，半导体器件100包括多个第二互连结构210。在一些实施例中，第二互连结构210中的每个包括多个导电图案214和多个导电通孔215。在一些实施例中，导电图案214嵌入在第二介电层213中。在一些实施例中，导电通孔215穿透穿过第二介电层213的介电子层中一个。在一些实施例中，位于不同高度的导电图案214通过导电通孔215彼此连接。在一些实施例中，导电图案214形成为堆叠结构，并且导电通孔215连接导电图案214。在一些实施例中，导电图案214通过导电通孔215彼此电连接。在一些实施例中，最底部的导电通孔215连接到嵌入在第二半导体衬底201中的器件211。换句话说，最底部的导电通孔215在器件211和第二互连结构210的导电图案214之间建立电连接。在一些实施例中，最底部的导电通孔215可以称为器件211的接触结构。在一些实施例中，第二电感线圈333电连接到导电图案214中的一个或多个。

在一些实施例中，导电图案214和导电通孔215的材料包括铝、钛、铜、镍、钨或其合金。导电图案214和导电通孔215可以通过例如电镀、沉积和/或光刻和蚀刻来形成。在一些实施例中，导电图案214和下面的导电通孔215可以同时形成。值得注意的是，图1中示出的导电图案214的数量以及导电通孔215的数量仅仅为了说明的目的，并且本公开不限于此。在一些替代实施例中，可以依据电路设计形成更少或更多的导电图案214或导电通孔215。

在一些实施例中，第二互连结构210中的每个还包括被第二介电层213围绕的第二导电图案216。第二导电图案216电连接到对应的导电图案214和导电通孔215。在一些中在实施例中，第二导电图案216是第二互连结构210的最顶部的导电图案。

在一些实施例中，第二接合层220设置在第二管芯20的第二介电层213上。第二接合层220设置在第一管芯10和第二管芯20之间。第二接合层220包括介电材料。第二接合层220可以由氧化硅、氮氧化硅、碳氧化硅等形成。第二接合层220可以由类似于第二介电层213的介电材料的介电材料形成。在一些实施例中，第二接合层220是单层或彼此堆叠的多层。

在一些实施例中，第二接合层220包括设置在第二介电层213上的子层221，以及设置在子层221上的子层222。本领域的普通技术人员会理解图1中显示的子层的数量仅仅作为示例性说明，可以包括不同数量的子层221、子层222。在一些实施例中，包括在子层221、子层222中的材料是相同的材料或不同的材料。在一些实施例中，子层221、子层222可以包括氧化物电介质，诸如硼磷硅酸盐玻璃(BPSG)或者其他电介质材料。在一些实施例中，子层222包括氮化物电介质。在一些实施例中，子层222包括氮化硅。在一些实施例中，第二接合层220的子层222接合到第一接合层120的子层122并且与第一接合层120的子层122接触。

在一些实施例中，第二接合层220包括设置在子层221和第二介电层213之间的蚀刻停止层223，以及设置在子层221和子层222之间的蚀刻停止层224。

在一些实施例中，多个接合构件301被第一接合层120和第二接合层220围绕。在一些实施例中，多个接合构件301中的每个在第一接合层120的子层122和第二接合层220的子层222内延伸。在一些实施例中，多个接合构件301中的每个设置在第一互连结构110和第二互连结构210之间。

在一些实施例中，多个接合构件301包括多个连接构件310和多个伪构件320。在一些实施例中，伪构件320设置为与连接构件310相邻。在一些实施例中，伪构件320的数量多于连接构件310的数量。在一些实施例中，伪构件320的数量是连接构件310的数量的两倍以上。在一些实施例中，相邻的接合构件301之间的第一距离D1在0.4μm和10μm之间。在一些实施例中，第一接合层120的部分和第二接合层220的部分设置在相邻的接合构件301之间，并且第一管芯10和第二管芯20彼此混合接合。在一些实施例中，多个第一接合构件设置在第一接合层120内，以及多个第二接合构件设置在第二接合层220内并且分别与多个第一接合构件接合。

在一些实施例中，连接构件310中的每个电连接到第一管芯10的第一互连结构110中的一个和第二管芯20的第二互连结构210中的一个。在一些实施例中，连接构件310中的每个电连接到第一管芯10的第一导电图案116和第二管芯20的第二导电图案216。

在一些实施例中，连接构件310中的每个包括设置在第一接合层120内的第一连接构件312和设置在第二接合层220内并且与相应的第一连接构件312接合的第二连接构件313。第一连接构件312和相应的第二连接构件313统称为一个连接构件310。在一些实施例中，第一接合层120围绕第一连接构件312。在一些实施例中，第二接合层220围绕第二连接构件313。

在一些实施例中，第一连接构件312中的每个的至少部分通过第一接合层120暴露。在一些实施例中，第一连接构件312中的每个通过导电通孔314可选地连接到相应的第一导电图案116，其中导电通孔314设置在第一连接构件312与相应的第一导电图案116之间。在一些实施例中，导电通孔314的材料包括铝、钛、铜、镍、钨或其合金。在一些实施例中，第一连接构件312的材料包括铝、钛、铜、镍、钨或其合金。导电通孔314中的每个和相应的第一连接构件312可以使用双镶嵌工艺形成，双镶嵌工艺包括在第一接合层120的子层121和蚀刻停止层123中形成通孔开口，在第一接合层120的子层122和蚀刻停止层124中形成沟槽，并用导电材料填充通孔开口和沟槽。执行诸如CMP工艺或机械研磨工艺的平坦化工艺以使第一接合层120和第一连接构件312的顶表面齐平。用导电材料填充开口和沟槽可以包括沉积扩散阻挡层，扩散阻挡层诸如氮化钛层、氮化钽层、钛层、钽层等，并且在扩散阻挡层上方沉积含铜材料。

在一些实施例中，第二连接构件313中的每个的至少部分通过第二接合层220暴露。在一些实施例中，第二连接构件313中的每个通过导电通孔315可选地连接到相应的第二导电图案216，其中导电通孔315设置在第二连接构件313与相应的第二导电图案216之间。在一些实施例中，导电通孔315的材料包括铝、钛、铜、镍、钨或其合金。在一些实施例中，第二连接构件313的材料包括铝、钛、铜、镍、钨或其合金。导电通孔315中的每个和相应的第二连接构件313可以使用双镶嵌工艺形成，并且可以执行诸如CMP工艺或机械研磨工艺的平坦化工艺以使第二接合层220和第二连接构件313的顶表面齐平。在一些实施例中，第二连接构件313和相应的导电通孔315可以被诸如氮化钛层、氮化钽层、钛层、钽层等的扩散阻挡层围绕。

在一些实施例中，第一管芯10电耦合到第二管芯20。在一些实施例中，第一管芯10和第二管芯20通过多个连接构件310电连接。在一些实施例中，第一管芯10的第一连接构件312电耦合到第二管芯20。在一些实施例中，第二管芯20的第二连接构件313电耦合到第一管芯10。

在一些实施例中，第一连接构件312中的每个与相应的一个第二连接构件313垂直对齐并且直接接触。在一些实施例中，第二连接构件313中的每个接合在相应的一个第一连接构件312上方并且与相应的一个第一连接构件312对齐。在一些实施例中，第一接合界面311设置在连接构件310中的每个内。在一些实施例中，第一接合界面311中的每个设置在第一连接构件312与相应的第二连接构件313之间。在一些实施例中，连接构件310中的每个的第一宽度W1在0.5μm和2μm之间。在一些实施例中，当第一宽度W1大于2μm时，连接构件310中的每个占用过多的空间。在一些实施例中，当第一宽度W1小于0.5μm时，连接构件中的每个的可靠性降低。

在一些实施例中，伪构件320中的每个与第一管芯10的第一互连结构110和第二管芯20的第二互连结构210电隔离。在一些实施例中，伪构件320中的每个与第一管芯10的第一导电图案116和第二管芯20的第二导电图案216电隔离。在一些实施例中，伪构件320不电连接到第一导电图案116和第二导电图案216。

在一些实施例中，伪构件320中的每个包括设置在第一接合层120内的第一伪构件322和设置在第二接合层220内并且与相应的第一伪构件322接合的第二伪构件323。第一伪构件322和相应的第二伪构件323统称为一个伪构件320。在一些实施例中，第一接合层120围绕第一伪构件322。在一些实施例中，第二接合层220围绕第二伪构件323。

在一些实施例中，第一伪构件322中的每个的至少部分通过第一接合层120暴露。第一伪构件322中的每个可以包括导电材料。在一些实施例中，第一伪构件322的导电材料包括铝、钛、铜、镍、钨或其合金。第一伪构件322中包括的导电材料可以与第一连接构件312中包括的导电材料相似或者不同。

在一些实施例中，第二伪构件323中的每个的至少部分通过第二接合层220暴露。第二伪构件323中的每个可以包括导电材料。在一些实施例中，第二伪构件323的导电材料包括铝、钛、铜、镍、钨或其合金。第二伪构件323中包括的导电材料可以与第二连接构件313中包括的导电材料相似或者不同。

在一些实施例中，第一伪构件322中的每个与相应的一个第二伪构件323垂直对齐并且直接接触。在一些实施例中，第二伪构件323中的每个接合在相应的一个第一伪构件322上方并且与相应的一个第一伪构件322对齐。在一些实施例中，第二接合界面321设置在伪构件320中的每个内。在一些实施例中，第二接合界面321中的每个设置在第一伪构件322与相应的第二伪构件323之间。在一些实施例中，第二接合界面321与第一接合界面311基本共平面。在一些实施例中，伪构件中的每个的第二宽度W2在0.5μm和2μm之间。在一些实施例中，当第二宽度W2大于2μm时，伪构件中的每个占用过多的空间。在一些实施例中，当第二宽度W2小于0.5μm时，伪构件中的每个不容易设置在特定位置。

在一些实施例中，电感器330设置为与多个接合构件301相邻。在一些实施例中，电感器330设置在第一接合层120和第二接合层220内并沿着第一接合层120和第二接合层220横向延伸。在一些实施例中，电感器330设置在第一管芯10的第一互连结构110和第二管芯20的第二互连结构210之间。在一些实施例中，电感器330设置在第一管芯10的第一导电图案116和第二管芯20的第二导电图案216之间。在一些实施例中，半导体器件100包括多个电感器330。值得注意的是，图1至图3中示出的电感器330的数量。仅仅为了说明的目的，并且本公开不限于此。在一些替代实施例中，可以依据电路设计形成多个电感器330。

在一些实施例中，第一电感线圈332和第二电感线圈333共同形成电感器330。在一些实施例中，第一接合层120围绕第一电感线圈332。在一些实施例中，第二接合层220围绕第二电感线圈333。

在一些实施例中，第一电感线圈332的至少部分通过第一接合层120暴露。第一电感线圈332包括导电材料。第一电感线圈332中包括的导电材料可以与第一连接构件312中包括的导电材料相似或不同。

在一些实施例中，第二电感线圈333中的每个的至少部分通过第二接合层220暴露。第二电感线圈333包括导电材料。第二电感线圈333中包括的导电材料可以与第二连接构件313中包括的导电材料相似或不同。

在一些实施例中，第一电感线圈332与第二电感线圈333垂直对齐并且直接接触。在一些实施例中，第二电感线圈333接合在相应的一个第一电感线圈332上方并且与相应的一个第一电感线圈332对齐。在一些实施例中，第三接合界面331设置在电感器330内。在一些实施例中，第三接合界面331设置在第一电感线圈332与第二电感线圈333之间。在一些实施例中，第三接合界面331与第一接合界面311和第二接合界面321基本共平面。

在一些实施例中，从俯视图角度看，电感器330具有线圈结构。在一些实施例中，线圈结构是完整的和连续的。在一些实施例中，从俯视图角度看，第一电感线圈332和第二电感线圈333中的每个都具有线圈结构。在一些实施例中，从俯视图角度看，第一电感线圈332是第二电感线圈333的镜像或翻转图案。在一些实施例中，第一电感线圈332与第二电感线圈333完全接触。在一些实施例中，电感器330的线圈的条带的第三宽度W3在0.4μm和10μm之间，优选地在0.4μm和5μm之间。在一些实施例中，当第三宽度W3大于10μm时，电感器330占用过多的空间。在一些实施例中，当第三宽度W3小于0.4μm时，电感器330的可靠性降低。

在一些实施例中，电感器330和与电感器330相邻的接合构件301之间的第二距离D2在0.4μm和10μm之间，优选地在0.4μm和5μm之间。在一些实施例中，当第二距离D2大于10μm时，电感器330和接合构件301之间的许多空间未被利用。在一些实施例中，当第二距离D2小于0.4μm时，半导体器件100的可靠性降低。在一些实施例中，第一接合层120的部分和第二接合层220的部分设置在电感器330的线圈内。在一些实施例中，电感器330的外线圈和内线圈之间的第三距离D3在0.4μm和10μm之间，优选地在0.4μm和5μm之间。在一些实施例中，当第三距离D3大于10μm时，电感器330占用过多的空间。在一些实施例中，当第三距离D3小于0.4μm时，电感器330的可靠性降低。

在一些实施例中，第一接合界面311、第二接合界面321和第三接合界面331的总面积小于第一接合层120的总表面积或者第二接合层220的总表面积的40％。在一些实施例中，第一接合界面311、第二接合界面321和第三接合界面331的总面积为第一接合层120的总表面积或者第二接合层220的总表面积的20％至40％。

图4是根据本公开的一些实施例的半导体器件200的截面图。图5是根据本公开的一些实施例的半导体器件200的第一管芯10的俯视图。图4是沿着图5中的线A-A'的半导体器件200的截面图。

在一些实施例中，图4和图5中所示的半导体器件200与图1和图3中所示的半导体器件100类似，除了第一管芯10和第二管芯20中的一个还包括从俯视图角度看与电感器330重叠的磁性构件之外，其中磁性构件被配置为提高电感。在一些实施例中，参考图4和图5，半导体器件200的第一管芯10包括第一磁性构件117，第一磁性构件117与第一导电图案116相邻设置，并且从俯视图角度看与电感器330重叠。在一些实施例中，从俯视图角度看，电感器330的至少部分与第一磁性构件117重叠。在一些实施例中，从俯视图角度看，整个电感器330与第一磁性构件117重叠。

在一些实施例中，第一磁性构件117与第一互连结构110电隔离。在一些实施例中，第一磁性构件117设置在第一衬底101和电感器330之间。在一些实施例中，第一磁性构件117与第一导电图案116齐平。在一些实施例中，第一接合层120的子层121设置在电感器330和第一磁性构件117之间。在一些实施例中，第一磁性构件117包括磁性材料。在一些实施例中，磁性材料具有高导磁率(例如，超过50的相对导磁率)。在一些实施例中，第一磁性构件117和第一导电图案116由不同材料制成。在一些实施例中，第一磁性构件117的导磁率大于第一导电图案116的导磁率。

图6是根据本公开的一些实施例的半导体器件300的截面图。图7是根据本公开的一些实施例的半导体器件300的第二管芯20的俯视图。图6是沿着图7中的线A-A'的半导体器件300的截面图。

在一些实施例中，在图6和图7中所示的半导体器件300类似于图4和图5中所示的半导体器件200，除了第一管芯10和第二管芯20中的每个包括从俯视图角度看与电感器330重叠或重叠于电感器330的磁性构件之外。在一些实施例中，参考图6和图7，半导体器件300的第二管芯20包括被配置为提高电感的第二磁性构件217。在一些实施例中，第二磁性构件217设置为与第二导电图案216相邻，并且从俯视图角度看与电感器330重叠。在一些实施例中，电感器330的至少部分夹在第一磁性构件117和第二磁性构件217之间。在一些实施例中，整个电感器330夹在第一磁性构件117和第二磁性构件217之间。在一些实施例中，第二磁性构件217与第二互连结构210电隔离。在一些实施例中，第二磁性构件217设置在第二衬底201和电感器330之间。在一些实施例中，第二磁性构件217与第二导电图案216齐平。在一些实施例中，第二接合层220的子层221设置在电感器330和第二磁性构件217之间。在一些实施例中，第二磁性构件217包括磁性材料。在一些实施例中，磁性材料具有高导磁率(例如，超过50的相对导磁率)。在一些实施例中，包括在第二磁性构件217中的磁性材料与包括在第一磁性构件117中的磁性材料相似或不同。

在本公开中，还公开了一种制造半导体器件100、半导体器件200、半导体器件300的方法。在一些实施例中，半导体器件100、半导体器件200、半导体器件300通过方法400制造。方法400包括多个操作并且描述和说明不被视为对操作顺序的限制。如图8是制造半导体器件100的方法400的实施例。方法400包括多个操作(401至411)。图9至图20是根据本公开的一些实施例的用于制造半导体器件的方法的一个或多个操作的截面图。

在操作401中，参考图9，提供具有第一导电图案116的第一管芯10。在一些实施例中，第一导电图案116被第一介电层113围绕并且电连接到第一互连结构110。在一些实施例中，第一导电图案116的至少部分通过第一介电层113暴露。

在操作402中，形成与第一管芯10中的第一导电图案116相邻的第一磁性构件117。在一些实施例中，在第一管芯10中省略第一磁性构件117。在一些实施例中，第一磁性构件117被第一介电层113围绕并且与第一互连结构110电隔离。在一些实施例中，第一磁性构件117的至少部分通过第一介电层113暴露。

在操作403中，参考图10，在第一导电图案116和第一磁性构件117上方形成第一接合层120。在一些实施例中，在第一导电图案116和第一磁性构件117上方形成蚀刻停止层123，在蚀刻停止层123上方形成包括介电材料的子层121，在子层121上方形成蚀刻停止层124，在蚀刻停止层124和子层121上方形成包括介电材料的子层122。第一接合层120例如可以通过合适的制造技术形成，合适的制造技术诸如旋涂、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)等。

在操作404中，在第一接合层120内形成第一连接构件312和第一伪构件322，以及形成在第一接合层120内并且沿着第一接合层120横向延伸的第一电感线圈332，其中第一连接构件312电连接到第一导电图案116，并且第一伪构件322与第一导电图案116电隔离。

在一些实施例中，参考图11，在第一接合层120中形成第一凹槽341。在一些实施例中，去除第一接合层120的部分以形成第一凹槽341。在一些实施例中，第一凹槽341是通孔开口。在一些实施例中，形成多个第一凹槽341。可以通过剥离工艺和/或蚀刻工艺去除第一接合层120的部分。在一些实施例中，第一凹槽341形成为具有类似于或小于第一接合层120的厚度的深度。在一些实施例中，第一凹槽341暴露第一导电图案116的部分。在一些实施例中，从俯视图看，第一凹槽341与第一磁性件117是不重合的。

在一些实施例中，参考图12，第一光刻胶填充第一凹槽341并且被回蚀刻到平面342以在第一凹槽341内形成光刻胶插塞343。回蚀刻可以通过反应离子蚀刻(RIE)或另一种类型的蚀刻来执行。在一些实施例中，光刻胶插塞343被子层121围绕。在一些实施例中，光刻胶插塞343包括非光敏光刻胶。在一些实施例中，光刻胶插塞343是负性光刻胶。负性抗蚀剂保留在任何暴露的表面上，显影剂溶液仅去除未暴露的部分。光刻胶插塞343可以包括任何其他类型的非深UV光敏光刻胶。在一些实施例中，在相应的第一凹槽341内形成多个光刻胶插塞343。

在一些实施例中，参考图13，在第一接合层120和光刻胶插塞343上设置第二光刻胶344。在一些实施例中，第二光刻胶344的部分设置在第一凹槽341内并与光刻胶插塞343接触。在一些实施例中，第二光刻胶344包括光敏光刻胶。在一些实施例中，第二光刻胶344是正性光刻胶。对于正性光刻胶，暴露于UV光的光刻胶会改变光刻胶的化学结构，使其变得更易溶于显影剂。然后暴露的光刻胶被显影剂溶液洗掉。在一些实施例中，第二光刻胶344暴露于UV光，并且光刻胶插塞343对UV光没有反应。

在一些实施例中，参考图14，去除第二光刻胶344的部分，并且在第一接合层120内形成第二凹槽345、第三凹槽346和第四凹槽347。在一些实施例中，第二凹槽345、第三凹槽346和第四凹槽347为彼此间隔开的沟槽。在一些实施例中，第二凹槽345、第三凹槽346和第四凹槽347是同时形成的。第一接合层120的部分可以通过剥离工艺和/或蚀刻工艺被去除以形成第二凹槽345、第三凹槽346和第四凹槽347。在一些实施例中，第二凹槽345、第三凹槽346和第四凹槽347形成为具有类似于或小于第一接合层120的子层122的厚度的深度。在一些实施例中，第二凹槽345暴露光刻胶插塞343的部分。在一些实施例中，从俯视图看，第三凹槽346和第一磁性构件117是不重合的。在一些实施例中，从俯视图看，第四凹槽347与第一磁性件117的至少部分重叠。在一些实施例中，从俯视图角度看，第四凹槽347具有线圈结构。在一些实施例中，形成多个第二凹槽345。

在一些实施例中，参考图15，去除光刻胶插塞343和第二光刻胶344。在一些实施例中，在去除光刻胶插塞343之后，通过第二凹槽345暴露第一导电图案116的至少部分。在一些实施例中，第二凹槽345的深度大于第四凹槽347的深度。在一些实施例中，第二凹槽345在该阶段延伸穿过第一接合层120。

在一些实施例中，参考图16，在第二凹槽345、第三凹槽346和第四凹槽347内设置导电材料。在一些实施例中，在第二凹槽345内形成导电通孔314和第一连接构件312，并且导电通孔314和第一连接构件312电连接到第一导电图案116。在一些实施例中，在第三凹槽346内形成第一伪构件322，并且第一伪构件322与第一导电图案116电隔离。在一些实施例中，在第四凹槽347内形成第一电感线圈332，并且第一电感线圈332设置在第一接合层120内并沿着第一接合层120横向延伸。在一些实施例中，第一电感线圈332设置在第一接合层120内并沿着第一接合层120横向延伸并且与第一连接构件312和第一伪构件322相邻。在一些实施例中，从俯视图角度看，第一电感线圈332设置在第一磁性构件117上方并且与第一磁性构件117重叠。

在一些实施例中，同时形成导电通孔314和第一连接构件312。在一些实施例中，导电通孔314的形成先于第一连接构件312的形成。在一些实施例中，同时形成第一连接构件312、第一伪构件322和第一电感线圈332。在一些实施例中，执行诸如CMP工艺的平坦化操作以去除导电材料的溢出部分以形成第一连接构件312、第一伪构件322和第一电感线圈332。在一些实施例中，第一连接构件312的顶表面、第一伪构件322的顶表面以及第一电感线圈332的顶表面彼此共平面。

在一些实施例中，在第一接合层120内形成多个第一连接构件312和多个第一伪构件322。在一些实施例中，形成在第一接合层120内并且沿着第一接合层120横向延伸的多个第一电感线圈332。

在操作405中，参考图17，提供具有第二导电图案216的第二管芯20。在一些实施例中，第二导电图案216被第二介电层213围绕并且电连接到第二互连结构210。在一些实施例中，第二导电图案216的至少部分通过第二介电层213暴露。

在操作406中，形成与第二管芯20中的第二导电图案216相邻的第二磁性构件217。在一些实施例中，在第二管芯20中省略第二磁性构件217。在一些实施例中，第二磁性构件217被第二介电层213围绕并且与第二互连结构210电隔离。在一些实施例中，第二磁性构件217的至少部分通过第二介电层213暴露。

在操作407中，参考图18，在第二导电图案216和第二磁性构件217上方形成第二接合层220。在一些实施例中，在第二导电图案216和第二磁性构件217上方形成蚀刻停止层223，在蚀刻停止层223上方形成包括介电材料的子层221，在子层221上方形成蚀刻停止层224，在蚀刻停止层224上方形成包括介电材料的子层222。第二接合层220可以通过合适的制造技术形成，合适的制造技术诸如旋涂、化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)等。

在操作408中，参考图19，在第二接合层220内形成第二连接构件313和第二伪构件323，以及形成在第二接合层220内并且沿着第二接合层220横向延伸的第二电感线圈333，其中第二连接构件313电连接到第二导电图案216，并且第二伪构件323与第二导电图案216电隔离。在一些实施例中，在第二接合层220内形成多个第二连接构件313和多个第二伪构件323。在一些实施例中，执行操作408的工艺类似于执行操作404的工艺，并且为了简洁省略了重复的描述。

在一些实施例中，方法400还包括使第二接合层220面朝向第一接合层120。在一些实施例中，方法400还包括将第一连接构件312与第二连接构件313对齐，将第一伪构件322与第二伪构件323对齐，并且将第一电感线圈332与第二电感线圈333对齐。

在操作409中，参考图20，第一连接构件312接合到第二连接构件313以形成连接构件310。在一些实施例中，第一连接构件312与第二连接构件313接触。在一些实施例中，形成在连接构件310内并且在第一连接构件312和第二连接构件313之间的第一接合界面311。

在操作410中，第一伪构件322接合到第二伪构件323以形成伪构件320。在一些实施例中，第一伪构件322与第二伪构件323接触。在一些实施例中，形成在伪构件320内并且在第一伪构件322和第二伪构件323之间的第二接合界面321。

在操作411中，第一电感线圈332接合到第二电感线圈333以形成电感器330。在一些实施例中，第一电感线圈332与第二电感线圈333接触。在一些实施例中，在第一磁性构件117和第二磁性构件217之间形成电感器330。在一些实施例中，形成在电感器330内并且在第一电感线圈332和第二电感线圈333之间的第三接合界面331。

在一些实施例中，第一接合层120和第二接合层220彼此接合。在一些实施例中，第二管芯20接合在第一管芯10上方。在一些实施例中，第一管芯10和第二管芯20彼此混合接合，并且第一管芯10通过连接构件310电连接到第二管芯20。在一些实施例中，为了实现混合接合，首先通过将第二管芯20轻压在第一管芯10上将第二管芯20预接合到第一接合层120。然后执行退火以引起第一连接构件312和相应的上面的第二连接构件313中的导电材料的相互扩散、第一伪构件322和相应的上面的第二伪构件323中的导电材料的相互扩散，以及第一电感线圈332和相应的上面的第二电感线圈333中的导电材料的相互扩散。

在一些实施例中，在在第一管芯10上方接合第二管芯20之后，同时形成连接构件310和电感器330。在一些实施例中，同时形成连接构件310、伪构件320和电感器330。在一些实施例中，同时执行操作409、操作410和操作411。在一些实施例中，同时形成多个连接构件310、多个伪构件320和电感器330。在一些实施例中，形成半导体器件300。

在一些实施例中，半导体器件100、半导体器件200、半导体器件300由方法500制造。方法500包括多个操作，并且描述和说明不被视为对操作顺序的限制。如图21是制造半导体器件100的方法500的实施例。方法500包括多个操作(501至508)。

在操作501中，提供具有第一导电图案的第一管芯。在操作502中，在第一导电图案上方形成第一接合层。在操作503中，在第一接合层内形成第一连接构件，形成在第一接合层内并且沿着第一接合层横向延伸的第一电感线圈。在操作504中，提供具有第二导电图案的第二管芯。在操作505中，在第二导电图案上方形成第二接合层。在操作506中，在第二接合层内形成第二连接构件，并且形成第二电感线圈，其中第二电感线圈设置在第二接合层内并且沿着第二接合层横向延伸。在操作507中，第一连接构件接合到第二连接构件以形成连接构件。在操作508中，第一电感线圈接合到第二电感线圈以形成电感器，其中第一连接构件电连接到第一导电图案，并且第二连接构件电连接到第二导电图案。

本公开的一个方面涉及一种半导体器件。半导体器件包括具有第一接合层的第一管芯；第二管芯，第二管芯具有设置在第一接合层上方并接合到第一接合层的第二接合层；多个接合构件，其中多个接合构件中的每个在第一接合层和第二接合层内延伸，并且多个接合构件包括电连接到第一管芯中的第一导电图案和第二管芯中的第二导电图案的连接构件，以及与第一导电图案和第二导电图案电隔离的伪构件；以及电感器，电感器设置在第一接合层与第二接合层内。

在一些实施例中，连接构件和伪构件设置为与电感器相邻。在一些实施例中，第一接合界面设置在连接构件内，以及第二接合界面设置在伪构件内，并且第二接合界面与第一接合界面基本共平面。在一些实施例中，第三接合界面设置在电感器内并且与第一接合界面基本共平面。在一些实施例中，电感设置在第一导电图案与第二导电图案之间。在一些实施例中，从俯视图角度看，电感器具有线圈结构。在一些实施例中，电感器与相邻的一个接合构件之间的距离在0.4μm和10μm之间。在一些实施例中，第一管芯还包括第一磁性构件，第一磁性构件与第一导电图案相邻设置并且从俯视图角度看与电感器重叠。在一些实施例中，第二管芯还包括第二磁性构件，第二磁性构件与第二导电图案相邻设置，其中电感器设置在第一磁性构件和第二磁性构件之间，并且从俯视图角度看电感器与第二磁性构件重叠。

本公开的一个方面涉及一种半导体器件。半导体器件包括具有第一接合层的第一管芯；第二管芯，第二管芯具有接合在第一接合层上方的第二接合层；多个第一接合构件，多个第一接合构件设置在第一接合层内；多个第二接合构件，多个第二接合构件设置在第二接合层内并且分别与多个第一接合构件接合；电感器，电感器具有设置在第一接合层内的第一电感线圈和设置在第二接合层内的第二电感线圈，其中第二电感线圈接合在第一电感线圈上方。

在一些实施例中，第一电感线圈与第二电感线圈垂直对齐。在一些实施例中，多个第一接合构件包括电连接到第一管芯中的第一导电图案的第一连接构件和与第一导电图案电隔离的第一伪构件，并且多个第二接合构件包括电连接到第二管芯中的第二导电图案的第二连接构件以及与第二导电图案电隔离的第二伪构件。在一些实施例中，第二连接构件接合在第一连接构件上方并与第一连接构件对齐。在一些实施例中，第二伪构件接合在第一伪构件上方并且与第一伪构件对齐。

本公开的一个方面涉及一种制造半导体器件的方法。方法包括提供具有第一导电图案的第一管芯；在第一导电图案上方形成第一接合层；在第一接合层内形成第一连接构件，以及形成设置在第一接合层内的第一电感线圈；提供具有第二导电图案的第二管芯；在第二导电图案上方形成第二接合层；在第二接合层内形成第二连接构件，以及形成设置在第二接合层内的第二电感线圈。将第一连接构件接合到第二连接构件以形成连接构件；以及将第一电感线圈接合到第二电感线圈以形成电感器。第一连接构件电连接到第一导电图案，并且第二连接构件电连接到第二导电图案。

在一些实施例中，同时形成连接构件和电感器。在一些实施例中，方法还包括形成与第一导电图案电隔离并且设置在第一接合层内的第一伪构件；形成与第二导电图案电隔离并且设置在第二接合层内的第二伪构件；以及将第一伪构件接合到第二伪构件以形成伪构件。在一些实施例中，同时形成伪构件、连接构件和电感器。在一些实施例中，方法还包括形成与第一管芯中的第一导电图案相邻的第一磁性构件。在一些实施例中，方法还包括形成与第二管芯中的第二导电图案相邻的第二磁性构件，其中从俯视图角度看，第二连接构件设置在第二导电图案层上方并与第二导电图案层重叠，并且从俯视图角度看，第二电感线圈设置在第二磁性构件上方并且与第二磁性构件重叠。

在一些实施例中，制造半导体器件的方法还包括：形成与第一管芯中的第一导电图案相邻的第一磁性构件，其中，从俯视图角度看，第一连接构件设置在第一导电图案上方并且与第一导电图案重叠，并且，从俯视图角度看，第一电感线圈设置在第一磁性构件上方并且与第一磁性构件重叠。

在一些实施例中，制造半导体器件的方法还包括：形成与第二管芯中的第二导电图案相邻的第二磁性构件，其中，从俯视图角度看，第二连接构件设置在第二导电图案上方并且与第二导电图案重叠，并且，从俯视图角度看，第二电感线圈设置在第二磁性构件上方并且与第二磁性构件重叠。

前面公开概述了若干实施例的部件，使得本领域人员可以更好地理解本公开的方面。本领域人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：

第一管芯，具有第一接合层；

第二管芯，具有设置在所述第一接合层上方并且接合到所述第一接合层的第二接合层；

多个接合构件，其中所述多个接合构件中的每个在所述第一接合层和所述第二接合层内延伸，其中所述多个接合构件包括电连接到所述第一管芯中的第一导电图案和所述第二管芯中的第二导电图案的连接构件，以及与所述第一导电图案和所述第二导电图案电隔离的伪构件；以及

电感器，设置在所述第一接合层和所述第二接合层内。

2.根据权利要求1所述的半导体器件，其中所述连接构件和所述伪构件设置为与所述电感器相邻。

3.根据权利要求1所述的半导体器件，其中第一接合界面设置在所述连接构件内，以及第二接合界面设置在所述伪构件内，并且所述第二接合界面与所述第一接合界面基本共平面。

4.根据权利要求3所述的半导体器件，其中第三接合界面设置在所述电感器内并且与所述第一接合界面基本共平面。

5.根据权利要求1所述的半导体器件，其中所述电感器设置在所述第一导电图案与所述第二导电图案之间。

6.根据权利要求1所述的半导体器件，其中从俯视图角度看，所述电感器具有线圈结构。

7.根据权利要求1所述的半导体器件，其中所述电感器与相邻的一个所述接合构件之间的距离在0.4μm和10μm之间。

8.根据权利要求1所述的半导体器件，其中所述第一管芯还包括第一磁性构件，所述第一磁性构件与所述第一导电图案相邻设置并且从俯视图角度看与所述电感器重叠。

9.一种半导体器件，包括：

第一管芯，具有第一接合层；

第二管芯，具有接合在所述第一接合层上方的第二接合层；

多个第一接合构件，设置在所述第一接合层内；

多个第二接合构件，设置在所述第二接合层内并且分别与所述多个第一接合构件接合；

电感器，具有设置在所述第一接合层内的第一电感线圈和设置在所述第二接合层内的第二电感线圈，

其中，所述第二电感线圈接合在所述第一电感线圈上方。

10.一种制造半导体器件的方法，包括：

提供具有第一导电图案的第一管芯；

在所述第一导电图案上方形成第一接合层；

在所述第一接合层内形成第一连接构件，以及形成设置在所述第一接合层内的第一电感线圈；

提供具有第二导电图案的第二管芯；

在所述第二导电图案上方形成第二接合层；

在所述第二接合层内形成第二连接构件，以及形成设置在所述第二接合层内的第二电感线圈；

将所述第一连接构件接合到所述第二连接构件以形成连接构件；以及

将所述第一电感线圈接合到所述第二电感线圈以形成电感器，

其中所述第一连接构件电连接到所述第一导电图案，并且所述第二连接构件电连接到所述第二导电图案。