KR100424058B1 - 반도체장치 및 그의 제조방법 - Google Patents

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모리카츠노부
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샤프 가부시키가이샤
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Abstract

본 발명은 제조공정과 관련한 문제없이 신뢰성 높은 고품질의 고밀도 패키지(CSP) 반도체장치를 제공한다. 이 반도체장치는 주면상에 형성된 전극을 갖는 제1 반도체 기판편 및 제1 절연막과 다이 접착재료를 통하여 그위에 탑재된 제2 반도체 탑재편을 포함한다. 상기 제2 반도체 기판편의 제1 반도체 기판편과 반대측 표면상에는 배선패턴과 이 배선패턴을 보호하기 위한 제2 절연막이 형성된다. 상기 배선패턴은 전극패드, 배선 및 랜드를 구비하고 있으며, 상기 랜드 부분에는 외부접속용 단자가 형성되어 있다.

Description

반도체장치 및 그의 제조방법{Semiconductor device and method of manufacturing same}
본 발명은 반도체장치 및 그 제조방법에 관한 것이고, 특히 소형화를 꾀한 반도체장치 및 그 제조방법에 관한 것이다.
근년, CSP(Chip Size Package) 라고 불리는 반도체장치가 여러가지 제공되어 있다. CPS 유형의 이들 반도체장치는 칩 크기와 거의 동일하게 소형화되는 점에서 주목되고 있다.
도 12에 도시한 바와 같이, 이러한 CSP의 반도체장치는 배선패턴이 형성된 폴리이미드와 같은 수지로된 프레임(101)을 채용하고 있다. 이 프레임(101)에 다이 접착재료(102)를 제공하고 상기 다이 접착재료(102) 위에 반도체칩(103)을 탑재한다.
다이 접착재료(102)를 열에 의해 경화시킨 후, 수지 프레임(101)에 형성된 배선패턴(도시하지 않음)과 반도체칩(103)에 형성된 전극패드(105)를 전기적으로 접속시킨다.
다음에, 트랜스퍼 몰딩(transfer molding)에 의해 수지 밀봉재(106)로 반도체칩(103)을 밀봉시키고 또 외부 경화를 실시하여 수지 밀봉재(106)를 경화시킨다. 그 후, 성형물을 뒤집고 나서, 땜납 볼을 수지 프레임(101)에 탑재시켜 리플로우 노(reflow furnace)에서 리플로우 용융처리시켜 외부와 전기신호를 수령하고 발송하기 위한 외부전극(107)을 형성한다. 또한, 수지 프레임(101)을 절단하는 것에 의해 반도체장치를 수득한다. 도 12에서, 참조부호(108)은 절연막을 나타낸다.
상기 구조에 따르면, 금속배선(104)이 반도체칩(103)의 외측에 존재하므로, 반도체장치는 반도체칩(103)의 크기 보다 클 필요가 있다.
상술한 종래 구조에서는 금속배선이 반도체칩의 주변부에 배치되어 있기 때문에 반도체장치의 크기를 반도체칩의 크기만큼 소형화하는 것이 불가능하다.
이와 관련하여, 일본 미심사 특허공개 평10-223688호(특개소 평10-223688, 공개일 1998년 8월21일)에는 반도체칩의 크기까지 소형화된 패키지에 관한 기술이 개시되어 있다. 도 13에 도시한 바와 같이, 상기 공보에 개시된 반도체장치는 도전패턴(115)(인터포저)이 형성된 폴리이미드 등으로 이루어지는 절연기판(116)을 반도체칩(111)위에 탄성접착제(117)로 결합시키는 것에 의해 제조한다. 상기 탄성접착제(117)로는 에폭시계 접착제를 채용한다. 상기 공보에는 또한 일실시예로서 반도체칩(111) 및 도전성 패턴(115)이 배선 결합에 의해 접속된 반도체가 개시되어 있다.
절연기판(116)에 형성된 도전패턴(115)은 인터포저로서의 기능을 갖고 있고, 반도체칩(111)으로부터 출력된 신호는 도전패턴(115)을 통하여 외부접속단자에 보내진다. 외부접속단자는, 도전패턴(115)의 일단상에 형성된다. 도전패턴은 50 내지 100 ㎛의 폭과 20 내지 50 ㎛의 두께를 갖도록 형성된다. 도 13에서 참조부호 (112)는 반도체칩(111)의 전극을 나타낸다. 참조부호 (113)은 반도체칩(111)과 도전패턴(115)을 배선 결합에 의해 전기적으로 접속하기 위한 배선이다. 참조부호 (114)는 절연막을 나타낸다.
그러나, 상기 공보에 개시되어 있는 종래의 반도체장치에 사용된 인터포저는 제조공정이나 신뢰성면에서 다음과 같은 단점을 갖는다.
(제조상의 문제점)
① 생산성을 높이기 위해서, 웨이퍼 상태의 반도체칩상에 폴리이미드 등으로된 절연기판을 결합할 수 있다. 그러나, 이 경우, 접착후에 웨이퍼가 크게 휘어져서 그 이후의 반송공정상의 문제(예컨대 장치 제조공정이 중지되는 것 등)를 유발하거나 웨이퍼가 균열되는 문제를 초래한다.
또한, 폴리이미드계의 절연기판의 경우는, 에칭에 의해 50 내지 100 ㎛ 정도의 슬릿을 형성하는 것에 의해 웨이퍼의 휘어짐을 방지할 수 있다. 그러나, 이렇게 함으로써 절연기판을 반도체칩상에 결합하기가 곤란하게된다.
② 배선은 일반적으로 하기 방법에 의해 폴리이미드 등으로 이루어지는 절연기판에 형성한다. 즉, 먼저 18㎛ 두께를 갖도록 압연된 동박을 절연기판에 접착제로 붙인 다음 습식 에칭에 의해 소망하는 형상으로 패터닝한다. 따라서 상술한 방법을 채용하는 경우, 가능한 가장 미세한 패터닝은 랜드 및 그루브 폭이 20 ㎛인 패터닝일 것이고 따라서 상술한 방법은 더 이상의 미세 배선패턴 형성용으로는 적합하지 않다.
③ 소자를 형성할 수 없기 때문에, 상술한 방법은 멀티칩 반도체장치에는 적합하지 않다.
(신뢰성의 문제)
④ 폴리이미드, 유리 함유 에폭시 수지 등으로 제조된 절연기판과 반도체칩 사이의 선형 열팽창 계수의 차는 대단히 크기 때문에, 가열 주기는 손상받기 쉽다.
⑤ 절연기판으로서 일반적으로 사용되는 에폭시, 폴리이미드 등은 물을 흡수하므로 반도체 칩의 내습성에 악영향을 주거나, 또는 기판 설치때 발생한 열이 절연기판으로부터 반도체 칩을 분리할 수 있다.
⑥ 폴리이미드, 유리 함유 에폭시 수지로 제조된 기판은 차광할 수 없기 때문에 반도체칩의 종류에 의해서는 입사광에 의해 오동작이 생길 수 있다.
본 발명은 제조공정과 관련된 문제없이 고품질의 신뢰성 높은 고밀도 패키지(CSP) 반도체장치를 제공하는 것을 그 기술적 과제로 한다.
도 1은 본 발명의 제1 실시예와 관련한 반도체장치의 개략적 구조를 설명하는 단면도,
도 2는 도 1의 반도체장치의 변형예로서 반도체장치의 개략적 구조를 설명하는 단면도,
도 3a는 도 1의 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 3b는 도 1의 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 3c는 도 1의 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 3d는 도 1의 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 3e는 도 1의 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 3f는 도 1의 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 3g는 도 1의 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 3h는 도 1의 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 3i는 도 1의 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 3j는 도 1의 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 3k는 도 1의 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 4a는 본 발명의 제2 실시예에 따른 반도체 기판편상에 형성된 배선패턴을 설명하는 평면도,
도 4b는 도 4a의 반도체 기판편에 형성된 배선패턴을 설명하는 단면도,
도 5는 본 발명의 제2 실시예에 따른 반도체장치의 개략적 구조를 설명하는 단면도,
도 6은 도 5의 반도체장치의 일변형예로서 반도체장치의 개략적 구조를 설명하는 단면도,
도 7a는 본 발명의 제2 실시예에 따른 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 7b는 본 발명의 제2 실시예에 따른 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 7c는 본 발명의 제2 실시예에 따른 반도체장치의 제조방법의 일부 공정을 설명하는 공정도,
도 8a는 본 발명의 제2 실시예에 따른 반도체 기판편에 형성된 배선패턴을 설명하는 평면도,
도 8b는 도 8a의 반도체장치의 반도체 기판편에 형성된 배선패턴을 설명하는 단면도,
도 9는 본 발명의 제3 실시예에 따른 반도체장치의 개략적 구조를 설명하는 단면도,
도 10은 도 9의 반도체장치의 일변형예인 반도체장치의 개략적 구조를 설명하는 단면도,
도 11은 도 9의 반도체장치의 다른 변형예인 반도체장치의 개략적 구조를 설명하는 단면도,
도 12는 종래의 반도체장치의 개략적 구조를 설명하는 단면도,
도 13은 종래의 다른 반도체장치의 개략적 구조를 설명하는 단면도.
상기의 과제를 해결하기 위해서, 본 발명의 반도체장치는,
주면상에 형성된 능동소자 및 전극을 갖는 제1 반도체 기판편;
상기 제1 반도체 기판편과 동일한 재료로 이루어지고 상기 제1 반도체 기판편의 주면측에 상기 주면내에 적합한 적어도 1개의 반도체 기판 탑재편;
상기 반도체 기판 탑재편의 최상층내에 반도체 기판 탑재편의 표면에 형성된전극을 포함한 배선패턴;
상기 배선패턴상에 형성된 외부접속용 단자; 및
상기 제1 반도체 기판편에 형성된 전극과 상기 최상층 반도체 기판 탑재편에 형성된 전극을 접속하기 위한 도체를 포함하는 것을 특징으로 하고 있다.
상기 구성에 의하면, 최상층 반도체 기판 탑재편은 제1 반도체 기판편의 주면에 형성된 전극과 전기적으로 접속된 배선패턴과 외부접속용 단자를 그 표면에 갖고 있고 또 상기 최상층 반도체 기판 탑재편은 인터포저(interposer)로서 작용한다.
일반적으로, 반도체장치의 인터포저로서는 수지계(예컨대 폴리이미드, 유리함유 에폭시 수지) 절연기판이 채용된다. 그러나, 이러한 수지 절연기판을 인터포저로서 채용하는 경우, 미세 배선패턴을 형성하기가 곤란하거나, 절연기판과 반도체 칩간의 선형 열팽창 계수 차이로 인하여 제조 공정중에 웨이퍼의 휘어짐이 발생할 수 있다.
이와 대조적으로, 본 발명의 제조방법에 따르면, 인터포저로 사용되는 최상층에 형성된 반도체 기판 탑재편은 반도체칩의 기판(제1 반도체 기판편)과 같은 재료로 제조된다. 따라서, 반도체칩의 제조라인을 이용하여 반도체 기판 탑재편을 제조할 수 있다. 그 결과, 미세 배선패턴을 형성할 수 있다. 본 발명의 실시예에 따른 구조에 의하면, 수지 재료로 제조된 종래의 인터포저를 채용할 때 형성될 수 없었던 소자를 형성할 수 있다. 또한 제1 반도체 기판과 동일한 재료로 제조된 최상층에 반도체 기판 탑재편을 채용하는 것에 의해, 제1 반도체 기판편과 최상층 반도체 기판 탑재편간의 선형 열팽팡 계수의 차를 제거할 수 있다. 따라서 제조 공정에 인가된 열에 의한 웨이퍼의 휘어짐과 관련된 문제를 제거할 수 있다.
또한, 각 적재 반도체 기판은 제1 반도체 기판을 여러개의 편으로 절단하는 것에 의해 수득한 제1 반도체 기판편의 크기내에 적합하도록 배치되기 때문에, 전극을 접속하기 위한 도체가 제1 반도체 기판편 외부에 제공되는 종래 구조와 관련한 문제를 제거할 수 있다. 상기 구조에서, 도체는 직접적으로 뿐만 아니라 기타 반도체 기판 탑재편을 통하여 간접적으로 전극을 접속하기 위해 배치될 수 있다.
그 결과, 반도체장치의 크기가 제 1 반도체 기판편 크기로 감소될 수 있음과 동시에 제조비용을 절감할 수가 있다. 또한 제조 공정중에 생기는 웨이퍼 휘어짐으로 인한 반송과 관련한 문제, 또는 도체에 의한 접속의 신뢰성에 관련한 문제, 또는 열에 의한 변질과 관련한 문제를 방지할 수 있다.
본 발명의 성질과 이점을 보다 더 잘 이해하기 위하여, 첨부한 도면을 참조하여 상세한 설명으로부터 명백하게 될 것이다.
(제1 실시예)
본 발명의 일실시예를 도 1 내지 도 4b를 참조하여 설명한다.
도 1에 도시한 바와 같이, 본 발명에 따른 반도체장치에는 제2 반도체 기판편(반도체 기판 탑재편)(5)이 SiN(질화 규소) 및 폴리이미드로 제조된 제1 절연막(3)과 다이 접착재료(4)를 통하여 제1 반도체 기판편(1)의 주면상에 탑재되어 있다. 상기 제1 반도체 기판편(1)의 주면은 전기 신호를 출력할 수 있는 소자인 능동 소자(도시되지 않음) 및 전극패드(2)가 형성되어 있는 면을 지칭한다. 제 2반도체 기판편(5)은 제1 반도체 기판편(1)과 동일한 재료로 구성된다. 반도체 기판(5)의 주면(제1 반도체 기판편(1)과 반대되는 면)상에는 배선패턴(6) 및 상기 배선패턴(6)을 보호하기 위한 제2 절연막(7)이 형성되어 있다. 상기 배선패턴(6)은 전극패드(전극)(6a), 배선(6b) 및 외부접속용 단자 형성영역(랜드)(6c)을 포함한다. 또한, 제2 반도체 기판편(5)의 전극패드(6a)와 상기 제1 반도체 기판편(1)의 전극패드(2)의 전기적 접속을 위하여, Au 배선(도체)(8)을 채용하고 있다. 또한, 외부접속용 단자(9)는 상기 각 배선패턴(6)의 랜드(6c)에 형성되어 있다. 반도체장치를 밀봉하기 위한 수지 밀봉재(10)는 제1 반도체 기판편(1)의 크기보다 크지않은 크기로 적어도 Au 배선(8)을 덮도록 도포된다.
상기 제1 반도체 기판편(1)은 판상으로 절단된 단결정 실리콘(이후, 이후 간단히 Si로 지칭한다)으로 제조된다. 제1 반도체 기판편(1)의 주면에는 능동소자가 형성되어 있다.
상기 제1 절연막(3)은 SiN 막과 폴리이미드막으로 형성된다. 상기 제1 절연막(3)은 전극패드(2)가 형성되어 있는 영역 주변에 형성된 개구부를 갖는다. 제1 절연막(3)은 제1 반도체 기판편(1)이 손상되지 않도록 하기 위해 제공된다.
본 실시예의 제2 반도체 기판편(5)은 알루미늄(Al)으로 제조된 배선패턴(6)이 판상으로 절단된 단결정 Si상에 형성된 산화막과 같이 절연막(도시되지 않음)의 표면상에 형성되도록 배치된다. 상술한 바와 같이, 배선패턴(6)은 전극패드(6a), 배선(6b) 및 랜드(6c)를 포함한다(도 4a 및 도 4b 참조). 또한, A1로 제조된 배선패턴(6) 위에는, 활성화처리를 실시한 후 배리어 금속층으로 작용하는 니켈(Ni) (도시되지 않음) 및 땜납에 고정될 금(Au)(도시되지 않음)을 무전해 도금(무전해 Au-Ni 도금)에 의해 형성한다.
제2 절연막(7)은 폴리이미드막으로 제조되며 전극패드(6a) 및 랜드(6c)가 형성되어 있는 영역에 형성된 개구부를 갖고 있다.
상기 다이 접착재료(4)로는 시트상의 다이 접착재료가 채용된다. 다이 접착재료로서는 페이스트상의 다이 접착재료가 일반적으로 사용된다. 그러나, 이러한 페이스트상 다이 접착재료를 채용하는 경우, 페이스트상 접착재료를 제1 반도체 기판편(1)에 도포할 때 도포용 바늘에 의해 제1 반도체 기판편(1)이 손상되거나, 페이스트상 다이 접착재료가 전극패드(2)로 흘러들어가는 것과 같은 제1 반도체 기판편(1)에 도포할 때 문제가 생긴다. 본 실시예에서는, 쉬트상 다이 접착재료를 채용하고 있다. 페이스트상 다이 접착재료(4)를 채용하는 경우, 제1 반도체 기판편(1)의 두께 변화를 억제하거나 또는 제1 절연막(3)을 두껍게 형성할 필요가 있고 또 페이스트상 접착재료 도포 위치로부터 전극패드(12)까지의 거리를 적합하게할 필요가 있다.
외부접속용 단자(9)로서는 Sn을 63%, Pb를 37% 함유하는 땜납이 채용된다.
상기 수지 밀봉재(10)로서는 액상 수지를 채용한다. 수지 밀봉재(10)는 적어도 Au 배선(8)을 피복하도록 제공된다. 본 실시예에서는 Au 배선(8), 제2 반도체 기판편(5), 전극패드(2)의 전부 및 제1 반도체 기판편(1)의 주면을 덮도록 수지 밀봉재(10)를 제공한다. 액상 수지를 수지 밀봉재(10)로 채용하는 것에 의해, 수지 밀봉용의 금형을 생략할 수 있고 다양한 크기의 반도체 칩에도 적용가능하게된다.또한 광기전력의 발생을 억제하기 위해서 제1 반도체 기판편(1)의 이면(주면과 반대측의 면)도 피복하도록 배치될 수 있다.
이어, 본 실시예에 따른 반도체장치의 제조방법을 도 3a 내지 도 3k를 참조하여 설명한다. 설명의 편의를 위하여, 제1 반도체 기판편(1) 및 제2 반도체 기판편(5)으로 형성될 다이싱되기 전의 반도체 기판을 각각 제1 반도체 기판((1')), 제2 반도체 기판(적재 반도체 기판)(5')으로 칭한다.
우선, 제1 공정에서는, Si 웨이퍼상에 형성된 전극패드(2) 및 능동소자(도시되지 않음)를 갖는 제1 반도체 기판(1') 상에, 상기 전극패드(2)의 형성영역 이외의 영역에서 제1 절연막(3)을 형성한다(도 3a 참조). 도 3a에서 참조부호 (81)은 스크라이브 라인(scribe line)을 나타낸다.
제2 공정에서는, 제2 반도체 기판(5')상에 배선패턴(6)을 형성하기 위해서, 처리되지 않은 Si 웨이퍼를 준비하여 절연층으로서 산화막(도시되지 않음)을 형성한다(도 3b 참조).
이어, Al를 증착한 후, 레지스트를 스핀 코팅처리한 다음 에칭에 의해 현상시켜 소망하는 형상의 배선패턴(6)을 형성한다. 배선패턴(6)을 형성한 후, 레지스트를 모두 박리하여 무전해 Ni 도금 및 무전해 Au 도금처리한다. 이어, 폴리이미드막을 스핀 코팅하여 스크라이브 라인(81)상, 배선패턴(6)의 전극패드(6a) 및 랜드(6c) 부분에 개구부를 마련하여, 제2 절연막(7)을 형성한다. 이 제2 절연막(7)은 SiN 막과 같은 무기재료, 또는 무기재료와 폴리이미드 등의 유기재료를 병용하는 것에 의해 형성할 수 있다(도 3c 참조).
다음에, 다이싱 공정 이전에, 배선패턴(6)이 형성되고 있고 능동소자는 형성되어 있지 않은 Si 웨이퍼 (제2 반도체 기판(5'))의 이면에 시트상의 다이 접착재료(4)를 도포한다. 그후, 제2 반도체 기판(5') 이면에 형성된 다이 접착재료(4)위에 다이싱 시트를 결합시킨 다음 스크라이브 라인(81)을 따라서 Si 웨이퍼를 절단한다(도 3d 참조).
이어, 제3 공정에서는, 상기 제1 공정에서 작성한 제1 반도체 기판(1')위의 스크라이브 라인(81)으로 둘러싸인 영역에 제2 반도체 기판편(5)을 전극패드(2)와 겹치지 않도록 탑재한다(도 3e 참조). 이 제2 반도체 기판편(5)은 미리 이면에 형성된 다이 접착재료(4)를 사용하여 200℃ 정도에서 가열하면서 제1 반도체 기판(1') 위의 소정 영역에 부착시키는 것에 의해 탑재된다. 그 후, 오븐을 이용하여 180℃에서 1시간 동안 상기 다이 접착재료(4)를 경화시켜, 제2 반도체 기판편(5)을 제1 반도체 기판(1')상에 확실히 탑재한다. 상기 바람직한 실시예에서는 시트상 다이 접착재료(4)를 채용하였지만, 일반적으로 사용되는 페이스트상 다이 접착재료도 또한 사용할 수 있다. 이 경우, 제1 반도체 기판(1')의 소정영역에 페이스트상 다이 접착재료를 도포한 후 제2 반도체 기판편(5)을 탑재한 다음 상기 다이 접착재료를 경화시키는 방법을 쓰는 것도 가능하다.
제4 공정에서는, Au 배선(8)을 사용하여, 제1 반도체 기판(1')위의 전극패드(2)와 제2 반도체 기판편(5)위의 전극패드(6a)를 배선결합에 의해 전기적으로 접속한다(도 3f 참조). 이 배선결합은 약 250℃의 온도에서 초음파를 이용하여 실시한다.
제5 공정에서는, 땜납재료(Sn:Pb= 63:37)가 형성되어 있는 타원형 땜납 볼을 랜드(6c)에 탑재한 다음 질소 분위기가 확보될 수 있는 리플로우 노중 240℃에서 용융시켜 외부접속용 단자(9)를 형성한다(도 3g 참조).
제6 공정에서는, 실리카 충전제를 함유시킨 에폭시 수지를 적어도 Au 배선(8)을 덮도록 도포한다. 본 실시예에 있어서는, Au 배선(8) 뿐만 아니라 제2 반도체 기판편(5)과 능동소자 형성측상의 제1 반도체 기판(1')의 주면을 덮도록 상기 수지를 도포한다. 상기 수지는 제1 반도체 기판(1')(Si 웨이퍼)의 주변부에 형성된 스크라이브 라인(81)에는 도포하지 않음으로써 상기 라인(81)이 후속하는 다이싱 공정에서 다이싱될 때 인식될 수 있도록 한다. 그후, 수지를 150℃에서 1시간 동안 가열처리함으로써 경화시켜 수지 밀봉재(10)를 형성한다(도 3h 참조).
제1 실시예에서는 채용하고 있지 않지만, 광기전력의 발생을 억제할 목적으로 제1 반도체 기판편(1)의 이면(주면의 반대측의 면)을 밀봉하도록 본 실시예에 따른 상기 반도체장치를 배치할 수 있다. 그 결과, 신뢰성 향상을 이룰 수 있다. 마지막 제7 공정에서는, 제1 반도체 기판(1')을 다이싱처리하여 반도체장치를 완성한다(도 3i 참조).
상술한 방법에 의해, 도 1에 도시된 본 실시예에 따른 반도체장치를 형성할 수 있다. 도 1과 동일한 구조이지만 더 얇은 제1 반도체 기판편(1)을 갖는 반도체장치는 변형예로서 도 2에 도시되어 있다. 이러한 제1 반도체 기판편(1)의 두께가 얇은 반도체장치는 도 3h에 도시한 제7 공정을 실시한 후 제1 반도체 기판(1')의 이면을 연마하는 것에 의해 제조할 수 있다(도 3j 참조). 도 3a에 도시된 제1 공정에서 제1 반도체 기판(1')을 극단적으로 얇게 제조하면 후속 공정중에 제1 반도체 기판(1')이 균열될 가능성이 있기 때문에 상술한 방법이 바람직하다. 다이싱 공정을 거친 후, 도 2에 도시한 바와 같은 반도체장치를 수득할 수 있다(도 3k 참조).
이와 같이, 제1 반도체 기판편(1)의 두께를 얇게 하는 것에 의해, 제2 반도체 기판편(5)의 높이 증가를 억제할 수 있다. 본 실시예에 따르면, 제1 반도체 기판편(1)의 이면이 수지 밀봉재로 덮어지지 않기 때문에, 예컨대 밀봉 공정후에 제1 반도체 기판편(1)의 이면을 연마하는 것에 의해 더 얇은 제1 반도체 기판편(1)을 채용할 수 있다.
상술한 바와 같이 본 실시예의 반도체장치에 따르면, 인터포저로서 작용하는 제2 반도체 기판편(5)이 반도체칩의 기판(제1 반도체 기판편(1))과 동일한 재료로 제조된다. 따라서, 반도체 칩의 제조라인을 이용하여 제2 반도체 기판편(5)을 제조할 수 있다. 따라서 미세한 배선패턴을 형성할 수 있다. 본 실시예의 구조에 따르면, 수지 재료로된 종래의 인터포저를 채용할 때는 형성할 수 없었던 소자형성도 가능하다. 또한 동일한 재료로된 제1 반도체 기판편(1) 및 제2 반도체 기판편(5)을 채용하는 것에 의해, 제1 반도체 기판편(1)과 제2 반도체 기판편(5)간의 선형 열팽창 계수차를 없앨 수 있다. 따라서 제조 공정중에 가해진 열에 의한 웨이퍼의 휘어짐 문제도 없앨 수 있다.
또한 반도체칩의 기판으로 일반적으로 사용되는 실리콘 (Si) 등의 무기 재료를 인터포저로서 사용하는 것에 의해 물 흡수에 의한 악영향도 억제할 수 있어 차광성도 확보할 수가 있다.
또한 제2 반도체 기판편(5)을 제1 반도체 기판편(1)의 크기내에 적합하게 탑재하는 것에 의해 Au 배선(8)이 제1 반도체 기판편(1)의 외부에 형성되는 불편을 제거할 수 있다.
그 결과, 반도체장치의 크기를 제1 반도체 기판편(1)과 같은 크기까지 작게 할 수가 있고 그와 동시에 제조비용을 절감할 수 있다. 또한, 제조중의 휘어짐 발생에 기인한 제조장치에서의 반송불량이나, 도체에 의한 접속신뢰성 및 열에의한 변질 등의 제문제를 예방할 수 있다.
(제2 실시예)
본 발명의 다른 실시예는 도 5 내지 도 8b를 참조하여 이하에서 설명한다. 설명의 편의를 위하여, 제1 실시예와 관련된 도면에 도시된 것과 동일한 작용을 하는 부재(구조)는 동일 참조부호로 나타내며, 그 설명은 생략하기로한다.
도 5는 본 실시예에 따른 반도체장치의 개략적 구조를 도시하는 단면도이다. 본 실시예에 따른 반도체장치는, 능동소자가 형성되어 있지 않은 제2 반도체 기판편(5) 대신에 능동소자가 형성된 제2 반도체 기판편(11)을 채용하고 있는 이외에는 제1 실시예의 반도체장치와 동일한 구조를 취하고 있다.
제2 반도체 기판편(11)은 제1 반도체 기판편(1)과 마찬가지로 판상으로 절단된 단결정 Si상에 형성된 능동소자 및 전극패드(12)를 포함한다. 상기 제2 반도체 기판편(11)의 전극패드(12)형성측의 면(주면)상에는 SiN과 폴리이미드로 이루어진 제3 절연막(13)이 형성되어 있다. 이 제3 절연막(13)은 전극패드(12)가 형성된 영역에 형성된 개구부를 갖고 있다. 이 제3 절연막(13)은 제2 반도체 기판편(11)이손상되지 않도록 하기 위해 제공된다.
상기 제3 절연막(13)상에는 전극패드(전극)(14a), 랜드(외부접속용 단자형성영역)(14c), 및 전극패드(14a)와 랜드(14c)를 전기적으로 접속하는 배선(배선부(14 b))을 포함하는 배선패턴(14)이 형성된다(도 8a 및 도 8b 참조).
상기 배선패턴(14)상에는 제4 절연막(15)이 형성된다. 이 제4 절연막(15)은 폴리이미드 막으로 제조되며 전극패드(14a) 및 랜드(14c)가 형성된 영역에 형성된 개구부를 갖는다(도 8a 및 도 8b 참조).
통상, 반도체칩에 형성되는 전극은 반도체칩의 주변부에 형성된다. 그러나, 본 실시예에서는 반도체칩의 주변부(전극패드(12, 14a))와 중앙부(랜드(14c)) 모두에 배치되어 있다. 본 실시예에서는, 전극패드(12)의 표면은 Al로 형성되어 있고, 배선패턴(14)은 Cu 도금으로 형성되어 있다(배선패턴(14)의 베이스로서는 CuTiW막이 스퍼터링에 의해 형성되고 Cu 도금의 표면에는 무전해 Ni 도금 및 무전해 Au 도금에 의해 형성된다).
본 실시예에서, 제3 절연막(13)은 SiN과 폴리이미드로써 형성되어 있다. 그러나, 그밖의 재료로 제조된 제3 절연막(13)도 채용할 수 있다. 또한, 배선패턴(14)에 대해서도 다른 재료가 채용될 수 있다.
이어, 본 실시예에 따른 반도체장치의 제조방법을 도 7a 내지 도 7c를 참조하여 설명한다.
본 실시예에 따른 반도체장치의 제조방법은 제1 실시예의 방법의 도 3b 내지 도 3d에 상응하는 도 7a 내지 도 7c에 도시된 공정을 제외하고는 제1 실시예에서채용된 방법과 동일하다. 따라서, 본 실시예의 도 7a 내지 도 7c에 도시된 공정은 제1 실시예의 도 3b 내지 도 3d에 도시된 공정 대신 채용된 것이다. 본 실시예에서, 설명의 편의를 위하여, 제2 반도체 기판편(11)(반도체 기판 탑재편)으로 형성될 다이싱 되기 전의 각 반도체 기판을 제2 반도체 기판(11')으로 칭한다.
먼저, 제1 실시예의 제조방법에서 제1 공정을 실시하는 것에 의해 제1 반도체 기판(1')을 형성한다.
상기 제1 공정과 병행하는 제2 공정에서는, Si 웨이퍼상에 형성된 능동소자(도시되지 않음)을 갖는 제2 반도체 기판(11')을 준비하고 이 제2 반도체 기판(11')의 능동 소자상에 제3 절연막(13)을 패시베이션막(SiN) 및 폴리이미드막에 의해 제2 반도체 기판(11')의 능동소자상에 형성한다(도 7a 참조).
다음, 상기 제3 절연막(13)과 Al로 이루어진 전극패드(12) 위에 스퍼터링에 의해서 TiW막 및 Cu 막을 순차로 적층한다. 다음에, 레지스트를 스핀 코팅하여 소망하는 배선패턴을 형성할 수 있도록 개구부를 형성한 다음 이 개구부에 Cu 도금을 실시한다. 그후, 모든 레지스트를 박리하고, 스퍼터링에 의해 형성된 막(TiW 막, Cu 막)을 상기 Cu 도금을 마스크로하여 에칭하여, 배선패턴 형성영역 이외의 영역에 있는 박막(TiW 막, Cu 막)을 제거한다. 이후, Cu 도금된 표면을 활성화 처리한 다음 무전해 Ni 도금 및 무전해 Au 도금을 실시한다. 이어, 폴리이미드막을 제4 절연막(15)으로서 스핀 코팅에 의해 형성하고 스크라이브 라인(81)의 주변 및 전극패드(14a) 및 랜드(14c)가 형성된 영역에 개구부를 형성한다(도 7b 참조).
다음에, 제2 반도체 기판(11')인 Si 웨이퍼의 이면(주면과 반대측의 면)에,시트상의 다이 접착재료(4)를 붙인 다음 상기 다이 접착재료(4)위에 다이싱 시트를 붙인다. 이어, 제2 반도체 기판(11')을 스크라이브 라인(81)을 따라 개편으로 절단하여 제2 반도체 기판편(11)을 형성한다(도 7c 참조).
본 실시예의 상기 제조방법의 후속 공정으로서는 상기 제1 실시예의 제조방법에서의 제3 내지 제7 공정을 실시한다.
상기와 같은 방법에 의해, 도 5에 도시한 본 실시예에 따른 반도체장치를 형성할 수 있다. 도 5와 동일한 구조이지만 제1 반도체 기판편(1)의 두께가 얇은 반도체장치를 변형예로서 도 6에 도시한다. 제1 반도체 기판편(1)의 두께가 얇은 반도체장치는 제1 실시예의 도 2에 도시한 바와 같은 반도체장치의 제조방법에서와 같이 제1 반도체 기판편(1)을 다이싱하기 전에 제1 반도체 기판(1)의 이면을 연마하는 것에 의해 제조할 수 있다. 상기 방법은 제1 실시예에서 설명한 이유에서 바람직하다.
상술한 바와 같이, 본 실시예의 반도체장치에 따르면, 전극(12)이 형성되는 측상의 제2 반도체 기판편(11)의 표면에 능동소자를 형성한다. 이것은 제1 반도체 기판편 이외의 능동 소자를 구비한 반도체 기판편이 1 패키지 내에 존재함을 의미한다. 즉, 상술한 구조는 2개의 반도체칩이 1개의 패키지내에 제공되어 있는 멀티칩 1-패키지의 반도체장치를 제공한다. 본 실시예의 구조에 따르면, 수지 재료를 사용하는 대신 반도체칩의 기판(제1 반도체 기판편)과 동일한 재료를 반도체 기판(11)으로 사용하는 것에 의해 제2 반도체 기판편(11)상에 능동소자를 형성할 수 있다. 또한 본 실시예의 반도체장치는 제1 반도체 기판편(1)의 크기로 형성된다.
그 결과, 종래의 반도체장치 보다 더 소형의 멀티칩 1-패키지 반도체장치를 얻을 수 있다.
(제3 실시예)
본 발명의 다른 실시예에 대해 도 9 내지 도 11을 참조하여 이하에 설명한다. 설명의 편의를 위하여, 제1 및 제2 실시예에 관련한 도면에서 도시된 것과 동일한 작용을 하는 부재(구조)는 동일 참조부호로 나타내며 그 설명은 생략한다. 제1 및 제2 실시예에서는 1 패키지내에 탑재된 2편의 반도체 기판을 갖는 반도체장치의 경우에 대하여 설명하였다. 그러나, 본 발명은 1개의 패키지내에 3개 이상의 반도체 기판편이 탑재된 경우에도 적용가능하다. 따라서 본 실시예에서는, 3개 이상의 반도체 기판편을 1패키지에 탑재한 반도체장치에 관해서 설명한다.
3개 이상의 반도체 기판편을 1패키지로 하는 반도체장치로서는, 예컨대 도 9에 도시한 바와 같이 3개의 반도체 기판편을 적층한 구조 또는 도 10에 도시한 바와 같이 2개의 반도체 기판편을 적층한 구조위에 2개의 반도체 기판편(능동 소자가 형성되지 않은 제2 반도체 기판편(5) 및 능동 소자가 형성된 제2 반도체 기판편(11))을 횡으로 적층하여 형성한 4개의 반도체 기판편을 탑재한 구조를 채용할 수 있다. 도 9 및 도 10에 도시한 반도체 기판은 제1 및 제2 실시예에서 채용된 각 반도체 기판편을 조합한 구조일 수 있으므로 상세한 설명은 여기서 생략한다. 도 9 및 도 10에 도시한 바와 같이, 최상층 및 제1 반도체 기판(10에 형성된 반도체 기판편(제2 반도체 기판편(5, 11))은 Au 배선(8)에 의해 직접적으로 뿐만 아니라 다른 반도체 기판편을 통하여 간접적으로 접속될 수 있다.
다르게는, 2개의 반도체 기판편이 적층되어 각 주면이 서로 대향되도록된 도 11에 도시한 바와 같은 구조도 채용할 수 있다. 이 구조에서는, 제1 반도체 기판편(21)의 배선패턴(22) 및 제2 반도체 기판편(23)(반도체 기판 탑재편)의 배선패턴(24)이 범프(29)를 통하여 전기적으로 접속된다. 또한, 제1 반도체 기판편(21) 및 배선패턴(26)이 형성되어 있는 제3 반도체 기판편(반도체 기판 탑재편, 최상층에 있는 반도체 기판편)(25)은 Au 배선(8)을 통하여 전기적으로 접속된다. 상술한 바와 같이 제1 내지 제3 반도체 기판편(21, 23 및 25)는 전기적으로 접속되어 있기 때문에, 신호는 외부접속 단자(9)를 통하여 입출력된다. 또한, 배선패턴(22, 24, 26)은 전극패드(전극)(22a, 24a, 26a), 배선(배선부)(22 b, 24b, 26b) 및 랜드(외부접속용 단자 형성영역)(22c, 24c, 26c)를 포함한다.
이어, 도 11에 도시한 반도체장치의 제조방법에 관해서 간단히 설명한다.
제1 및 제2 실시예에서 채용된 제2 반도체 기판편(5, 11)과 같이, 배선패턴(6) 또는 배선패턴(14)이 형성된 3개의 반도체 기판을 준비한다. 이들 3개의 반도체 기판은 제1 반도체 기판편(21), 제2 반도체 기판편(23) 및 제3 반도체 기판편(25)으로 형성된다. 따라서, 설명의 편의를 위하여, 제1 반도체 기판편(21), 제2 반도체 기판편(23) 및 제3 반도체 기판편(25)으로 형성될 다이싱되기 전의 반도체 기판을 제1 반도체 기판, 제2 반도체 및 제3 반도체 기판으로 칭한다.
우선, 배선패턴(22)이 형성되어 있는 제1 반도체 기판의 랜드(22c)에 땜납재료(Sn:Pb= 9:1)를 사용하여 땜납 볼을 탑재한다. 이 땜납 볼을 리플로우 노에서 용융시켜 범프(29)를 형성한다.
이어, 다이싱에 의해 제2 반도체 기판을 절단하여 제2 반도체 기판편(23)을 수득한다. 그후, 칩을 페이스-다운 배치(face-down disposition)로 탑재할 수 있는 플립 칩 본더를 사용하여, 제1 반도체 기판 및 제2 반도체 기판편(23)을 각 주면이 서로 대향하도록 배치하고 또 제2 반도체 기판편(23)을 제1 반도체 기판상에 탑재하여 제2 반도체 기판편(23)의 배선패턴(24)이 제1 반도체 기판의 랜드(22c)와 중첩되도록 한다. 그후, N2분위기로 유지되는 리플로우 노에서 범프(29)를 다시 용융시키고 제1 반도체 기판 및 제2 반도체 기판편을 전기적으로 접속시킨다.
이어, 제1 반도체 기판과 제2 반도체 기판편(23) 사이에 액상수지(27)를 주입하여, 150℃에서 1시간 동안 가열에 의해 경화시킨다. 상기 액상수지(27)는 그 후의 제조공정에서 가해지는 진동이나 열 또는 기판 탑재시 가해지는 열에 의해 범프(29)에 변형이나 크랙이 발생하지 않도록 하기위해서 제공된다.
제3 반도체 기판편(25)을 탑재한 이후의 공정은 제1 및 제2 실시예에서 설명한 바와 같은 2개의 반도체 기판편을 탑재하는 공정과 동일하다. 제3 반도체 기판으로부터 제3 반도체 기판편(25)을 형성하는 방법은 제1 실시예의 제2 반도체 기판편(5) 및 제2 실시예의 제2 반도체 기판편(11)을 형성하는 방법과 동일하다. 따라서, 그 설명을 여기서는 생략한다.
도 9 및 도 10에 설명한 바와 같은 상기 반도체장치는 제1 및 제2 실시예에서 채용된 반도체장치의 제조방법을 이용하여 제2 반도체 기판편상에 다른 반도체 기판편을 탑재하는 것에 의해 제조할 수 있다.
제1 내지 제3 실시예에서 채용된 반도체장치의 제조방법에서, 각 반도체 기판편을 제1 반도체 기판상에 탑재하기 전에 제1 반도체 기판의 품질을 시험하여 반도체 기판편이 양품으로 판정된 제1 반도체 기판의 개편 영역에만 각 반도체 기판편을 탑재하는 것이 바람직하다.
상술한 방법에 따르면, 제1 반도체 기판을 개편(piece)으로 절단하기 전에 제1 반도체 기판의 품질을 검사하며 따라서 양품으로 판정된 반도체 기판의 개편 영역만을 선택적으로 이용할 수 있다. 그 결과, 반도체장치의 수율을 향상시킬 수 있다.
상기 반도체장치의 제조방법에서, 반도체 기판 탑재편을 제1 반도체 기판상에 탑재하기 전에 각 반도체 기판 탑재편상에서 품질검사를 실시하여 양품으로 판정된 반도체 기판편만을 제1 반도체 기판(1)에 탑재하는 것이 바람직하다.
상기 방법에 따르면, 제1 반도체 기판에 탑재하기 전에, 미리 각 반도체 기판편의 품질을 검사하므로 양품의 반도체 기판편 만을 선택하여 사용할 수가 있다. 그 결과, 반도체장치의 수율을 향상시킬 수 있다.
본 발명의 반도체장치는 도체를 피복하기 위한 수지 밀봉재를 포함하도록 배치될 수 있으며, 상기 수지 밀봉재는 제1 반도체 기판편의 크기보다 크지 않은 치수로 형성된다.
상기 구조에 의하면, 상기 도체는 수지 밀봉재에 의해 피복되므로 도체상에서 손상을 방지할 수 있다. 그 결과, 반도체장치의 신뢰성을 확보할 수 있다.
본 실시예의 반도체장치는 반도체 기판 탑재편이 그의 한면상에 형성된 전극을 갖고 있고, 상기 한면은 제1 반도체 기판편의 주면과 동방향을 향하며 또 제1 반도체 기판편에 형성된 전극 및 다른 반도체 기판 탑재편에 형성된 전극을 덮지 않도록 탑재되는 구성일 수 있다.
상기 구성에 의하면, 제1 반도체 기판편의 주면과 각 반도체 기판 탑재편의 전극 형성측상의 면이 동일 방향을 향하도록 배치되어 있다. 따라서, 각 반도체 기판편은 각 반도체 기판편을 전기적으로 접속하기 위한 범프나 접속공(through hole)을 형성할 필요가 없다.
그 결과, 상기 제조방법은 간략화되어 제조비용을 절감할 수가 있다.
본 발명의 반도체장치는 또한 배선패턴이 중앙부에 형성된 외부접속용 단자형성영역, 주변부에 형성된 전극 및 상기 외부접속용 단자형성영역과 전극을 접속하기 위한 배선부를 포함하고; 또 배선패턴이 형성된 절연막은 외부접속용 단자형성영역 및 전극에 상응하는 영역에 형성된 개구를 포함하도록 배치될 수 있다.
상기 구성에 의하면, 외부접속용 단자는 절연층의 외부접속용 단자 형성영역에 형성된 개구부를 통하여 최상층내에 반도체 기판편의 배선패턴의 외부접속용 단자 형성영역에 접속될 수 있다. 그 결과, 상기 제조방법은 단순화되어 제조비용도 절감할 수 있다.
본 발명의 반도체장치는 또한 반도체 기판 탑재편의 적어도 1개가 전극형성측면에 형성된 능동소자를 갖도록 배치될 수 있다.
상기 구성에 의하면, 제1 반도체 기판편 이외에 능동소자가 형성된 반도체 기판편이 1개 패키지내에 존재하게된다. 즉, 복수의 반도체칩이 1개의 패키지내에밀봉된 멀티칩 1-패키지 반도체장치를 실현할 수 있다. 상기 구조에 의하면, 반도체 기판 탑재편으로 수지 물질을 채용하는 대신 반도체 칩의 기판(제1 반도체 기판편)의 재료와 동일한 재료를 채용하는 것에 의해 탑재 반도체 기판편 각각에 능동소자를 제공할 수 있다. 또한 본 발명의 반도체장치의 크기는 제1 반도체 기판편의 크기와 동일하도록 형성될 수 있다.
그 결과, 종래의 반도체장치의 크기보다 더 작은 멀티칩 1-패키지 반도체장치를 실현할 수 있다.
본 발명의 반도체장치는 복수의 반도체 기판편이 최상층의 동일면내에 탑재되도록 배치될 수 있다.
상기 구조에 따르면, 능동소자를 갖는 최상층 반도체 기판편의 면적이 작은 경우에 다른 반도체 기판편을 상기 반도체 기판편과 수평적으로 배치하는 것에 의해 외부접속용 단자의 형성영역을 확대할 수가 있다.
그 결과, 외부접속용 단자의 수를 충분히 확보할 수 있다.
제1 반도체 기판편의 주면과 반대측의 면이 수지 밀봉재로 피복되도록 배치될 수 있다.
상기 구성에 의하면, 광기전력의 발생을 억제할 수가 있다. 즉, 광의 영향으로 반도체장치가 오동작하는 것을 보다 확실히 방지할 수가 있다. 그 결과, 반도체장치의 신뢰성을 더욱 향상시킬 수 있다.
상기 제1 반도체 기판편 및 상기 반도체 기판 탑재편의 재료로서는 단결성 실리콘을 채용할 수 있다.
상기 구성에 따르면, 반도체칩의 기판으로서 일반적으로 사용되는 실리콘(Si) 등의 무기계의 재료를 인터포저로 채용하는 것에 의해, 물 흡수에 따른 악영향을 억제할 수 있고 차광성도 확보할 수가 있다. 그 결과, 반도체장치의 신뢰성을 더욱 향상시킬 수 있다.
본 발명의 반도체장치의 제조방법은 다음 공정을 포함한다:
(1) 제1 반도체 기판의 주면상에 능동소자 및 전극을 형성하는 공정;
(2) 상기 제1 반도체 기판과 동일 재료로 이루어진 탑재 반도체 기판상에 전극을 포함하는 배선패턴을 형성한 후, 상기 탑재 반도체 기판을 절단하여 반도체 기판 탑재편을 형성하며 상기 공정(1)과 병행하여 실시되는 공정;
(3) 상기 제1 반도체 기판상에 상기 제1 반도체 기판의 주면내에서 고정되도록 제1 반도체 기판 기판상에 탑재하는 공정;
(4) 상기 제1 반도체 기판에 형성된 전극과, 반도체 기판 탑재편중의 적어도 1개에 형성된 전극을 도체로써 접속하는 공정;
(5) 최상층에 배치된 반도체 기판 탑재편상에 형성된 배선패턴상에 외부접속용 단자를 형성하는 공정; 및
(7) 상기 제1 반도체 기판을 절단하는 것에 의해 반도체장치를 형성하는 공정.
상기 제조방법에 의하면, 최상층에 배치된 반도체 기판 탑재편은 인터포저로서 형성될 수 있다. 일반적으로, 반도체장치의 인터포저로서는 수지(예컨대 폴리이미드, 유리 함유 에폭시 수지) 절연기판이 채용된다. 그러나, 이러한 수지 절연기판을 인터포저로서 채용하면, 미세 배선패턴이 형성되기 어렵거나, 또는 제1 절연기판과 반도체 칩간의 선형 열팽창 계수의 차이로 인하여 제조 공정중에 웨이퍼의 휘어짐이 발생하기 쉽다.
이와 대조적으로, 본 발명의 제조방법에 따르면, 인터포저인 최상층에 형성된 반도체 기판 탑재편은 반도체칩의 기판(제1 반도체 기판)과 동일 재료로 형성된다. 따라서, 반도체 칩의 제조 라인을 이용하여 반도체 기판 탑재편을 제조할 수 있다. 따라서, 미세 배선패턴을 형성할 수 있다. 본 실시예의 구조에 따르면, 수지 재료로 제조된 종래의 인터포저를 채용할 때는 형성할 수 없었던 소자를 형성할 수 있다. 또한 제1 반도체 기판과 동일 재료로 제조된 최상층에 반도체 기판 탑재편을 채용하는 것에 의해, 제1 반도체 기판 및 최상층내의 반도체 기판 탑재편간의 선형 열팽창 계수차이를 제거할 수 있다. 따라서 제조 방법중에 가해진 열에 의한 웨이퍼의 휘어짐과 관련된 문제를 제거할 수 있다.
또한 반도체 칩의 기판에 일반적으로 사용되는 실리콘(Si)과 같은 무기 재료로 제조된 인터포저를 채용하는 것에 의해, 물 흡수의 악영향을 억제할 수 있고 차광성도 확보할 수 있다.
또한, 각 탑재 반도체 기판은 제1 반도체 기판을 절단하여 수득한 제1 반도체 기판편(제1 반도체 기판편)의 크기내에 적합하도록 배치되기 때문에, 전극을 접속하기 위한 도체가 제1 반도체 기판편의 외부에 제공된 종래의 구조와 관련된 문제를 제거할 수 있다.
그 결과, 반도체장치의 크기를 제1 반도체 기판편 크기로 축소시킬 수 있으며, 그와 동시에 제조 비용도 절감할 수 있다. 또한 제조 방법중에 발생하는 웨이퍼의 휘어짐에 기인한 반송과 관련한 문제 또는 도체에 의한 접속에서 신뢰성과 관련한 문제 또는 가해진 열에 기인한 품질 변화와 관련된 문제를 방지할 수 있다.
본 발명의 반도체장치를 제조하는 상기 방법은 다음 공정을 추가로 더 포함할 수 있다:
(6) 적어도 도체를 피복하기 위한 수지 밀봉재를 형성하는 공정.
상기 구성에 따르면, 상기 도체는 수지 밀봉재에 의해 피복되므로, 제1 반도체 기판을 절단할 때 또는 운반중에 생길 수 있는 도체에서의 손상을 억제할 수 있다. 그 결과, 반도체장치의 신뢰성을 확보할 수 있다.
또한, 본 발명의 반도체장치의 제조방법은 상기 공정(3)에서, 각 반도체 기판 탑재편의 전극 형성측면을 제1 반도체 기판의 주면과 동일 방향으로 하고, 또한 제1 반도체 기판에 형성된 전극 및 다른 반도체 기판 탑재편에 형성된 전극을 덮지 않도록 각 반도체 기판 탑재편을 탑재하는 구성으로 배치될 수 있다.
상기 구성에 의하면, 제1 반도체 기판의 주면과 각 반도체 기판 탑재편의 전극배치측면이 동일방향을 향하도록 배치되어 있다. 따라서, 제1 반도체 기판과 전기적으로 접속하기 위한 각 반도체 기판편으로부터 범프 또는 접속공을 생략할 수 있다.
그 결과, 제조방법을 간략화하고 제조비용을 절감할 수가 있다.
본 발명의 반도체장치의 제조방법은 상기 반도체 기판 탑재편중의 적어도 1개에 능동소자가 형성되도록 실시될 수 있다.
상기 제조방법에 따르면, 제1 반도체 기판 이외의 패키지내에 능동소자가 형성된 반도체 기판편이 1 패키지내에 존재하게된다. 즉, 1 패키지내에 복수의 반도체 칩을 밀봉하는 멀티칩 1-패키지형 반도체장치를 실현할 수 있다. 본 발명의 구조에 따르면, 수지 재료를 사용하는 대신 반도체 기판 탑재편에 대한 반도체 칩의 기판(제1 반도체 기판편)과 동일 재료를 채용하는 것에 의해 각 반도체 기판 탑재편상에 능동 소자를 형성할 수 있다. 또한 상기 방법으로부터 수득한 반도체장치는 제1 반도체 기판편 크기로 형성될 수 있다.
그 결과, 종래의 반도체 기판의 크기보다 더 작은 멀티칩 1-패키지형 반도체장치를 실현할 수 있다.
본 발명의 반도체장치의 제조방법에서, 웨이퍼 프로세스는 공정(2)에서 채용하는 것이 바람직하다.
상기 제조방법에 따르면, 인쇄에 의해 형성한 배선패턴보다 더 미세한 배선을 형성할 수 있다. 즉, 미세한 배선패턴을 용이하게 형성할 수 있다.
본 발명의 반도체장치의 상술한 제조방법은 상기 공정(3)에서, 상기 제1 반도체 기판에 각 반도체 기판 탑재편을 탑재하기 전에 상기 제1 반도체 기판의 품질 검사를 실시하여 양품으로 판정된 제1 반도체 기판의 개편영역에만 각 반도체 기판탑재편을 탑재하는 구성일 수 있다.
상기 제조방법에 따르면, 제1 반도체 기판을 절단하기 전에 제1 반도체 기판의 품질을 검사하는 것에 의해, 양품으로 판정된 제1 반도체 기판의 개편 영역만을 선택하여 사용할 수가 있다.
그 결과, 반도체 기판의 수율을 향상시킬 수 있다.
본 발명의 반도체장치의 상기 제조방법은 상기 공정(3)에서, 반도체 기판 탑재편을 제1 반도체 기판에 탑재하기 전에, 각 반도체 기판 탑재편의 품질검사를 하여, 양품으로 판정된 반도체 기판 탑재편만을 제1 반도체 기판에 탑재하는 구성으로 할 수 있다.
상기 제조방법에 따르면, 각 탑재 반도체 기판편을 제1 반도체 기판에 탑재하기 전에 각 탑재 반도체 기판편의 품질을 검사하는 것에 의해 양품으로 판정된 반도체 기판 탑재편만을 선택하여 사용할 수가 있다.
그 결과, 반도체장치의 수율을 향상시킬 수 있다.
본 발명의 반도체장치의 상기 제조방법은 공정(3)에서, 각 탑재 반도체편을 시트상 다이 접착재료를 사용하여 제1 반도체 기판상에 탑재하는 구성일 수 있다.
상기 제조방법에 따르면, 각 반도체 기판 탑재편을 시트상 다이 접착재료를 사용하여 제1 반도체 기판에 탑재하는 것에 의해, 페이스트상 다이 접착재료를 채용할 때 생기는 문제, 즉 페이스트상 다이 접착재료를 반도체 기판편에 도포하면, 반도체 기판편이 도포 바늘에 의해 손상을 입거나, 또는 페이스트상 다이 접착재료가 전극으로 흘러들어가게되는 문제를 방지할 수 있다.
그 결과, 반도체장치의 수율을 향상시킬 수 있다.
본 발명의 반도체장치의 상기 제조방법은 공정(6)을 실시한 후 제1 반도체 기판의 이면을 연마하는 공정을 더 포함할 수 있다.
상기 방법에 따르면, 제1 반도체는 연마에 의해 더 얇게될 수 있다. 따라서제1 반도체 기판상에 다른 반도체 기판 탑재편을 적층하는 것에 기인한 높이의 증가를 억제할 수 있다.
그 결과, 반도체 기판의 전체 크기의 증가를 억제할 수 있다.
본 발명의 반도체장치의 상기 제조방법은 또한 공정(6)에서 액체상 수지를 경화시키는 것에 의해 수지 밀봉재를 형성하는 공정을 더 포함할 수 있다.
상기 구성에 의하면, 액체상 수지를 수지 밀봉재로 채용하는 것에 의하여, 수지를 밀봉하기 위한 금형을 생략할 수 있다. 그 결과, 다양한 크기의 반도체 칩에 적용가능하게된다.
상술한 바와 같이 본 발명은 다양한 방식으로 변형될 수 있다. 이러한 변형은 본 발명의 정신과 범위에서 벗어나지 않는 것이며, 또한 이러한 모든 변형은 첨부한 특허청구범위내에 포함되는 것임은 당업자에게 자명한 것이다.
본 발명에 따르면, 제조공정과 관련된 문제없이 고품질의 신뢰성 높은 고밀도 패키지 반도체장치가 제공되는 효과가 있다.

Claims (19)

  1. 능동소자 및 전극이 배치되어 있는 쪽의 면을 주면으로 하는 제1 반도체 기판편;
    상기 제1 반도체 기판편과 동일한 재료로 이루어지고 상기 제1 반도체 기판편의 주면측에, 상기 주면내에 담겨지도록, 상기 제1 반도체 기판편의 사이즈 내에 탑재되는 적어도 1개의 반도체 기판 탑재편;
    상기 반도체 기판 탑재편의 최상층내에 제공되는 최상층 반도체 기판편의 표면에 형성된 전극을 포함하는 배선패턴;
    상기 배선패턴상에 형성된 외부접속용 단자; 및
    상기 제1 반도체 기판편에 형성된 전극과 상기 최상층 반도체 기판편에 형성된 전극을 접속하기 위한 도체를 포함하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 도체를 피복하며 상기 제1 반도체 기판편의 크기 보다 크지 않은 크기로 형성되는 수지 밀봉재를 추가로 포함하는 반도체장치.
  3. 제1항에 있어서,
    상기 반도체 기판 탑재편은 한쪽 표면에 전극을 포함하며, 상기 표면은 상기 제1 반도체 기판편의 주면과 같은 방향으로 배치되며,
    상기 반도체 기판 탑재편은 상기 제1 반도체 기판편에 형성된 전극 및 다른 반도체 기판 탑재편에 형성된 전극을 덮지 않도록 탑재되어 있는 것을 특징으로하는 반도체장치.
  4. 제1항에 있어서,
    상기 배선패턴은 중앙부에 형성된 외부접속용 단자형성영역, 주변부에 형성된 전극 및 상기 외부접속용 단자형성영역과 전극을 접속하기 위한 배선부를 포함하며,
    상기 외부접속용 단자형성영역과 전극에 해당하는 위치에 형성된 개구부를 가지며 상기 배선패턴상에 형성된 절연막을 추가로 더 포함하는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 반도체 기판 탑재편중의 적어도 하나는 전극 형성측상의 표면에 형성된 능동소자를 갖는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 동일면 내에 복수의 최상층 반도체기판편이 배치되어 있는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 제1 반도체 기판편의 주면과 반대측의 표면이 수지 밀봉재로 피복되어 있는 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 제1 반도체 기판편과 상기 반도체 기판 탑재편이 단결정 실리콘으로 형성되는 것을 특징으로 하는 반도체장치.
  9. 제4항에 있어서, 상기 절연막이 폴리이미드로 형성되는 것을 특징으로 하는 반도체장치.
  10. 다음 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법:
    (1) 제1 반도체 기판의 주면상에 능동소자 및 전극을 형성하는 공정;
    (2) 상기 제1 반도체 기판과 동일 재료로 이루어진 탑재 반도체 기판상에 전극을 포함하는 배선패턴을 형성한 후, 상기 탑재 반도체 기판을 절단하여 반도체 기판 탑재편을 형성하며 상기 공정(1)과 병행하여 실시되는 공정;
    (3) 상기 제1 반도체 기판상에 상기 제1 반도체 기판의 주면내에 담겨지도록, 적어도 1개 이상의 반도체 기판 탑재편을 탑재하는 공정;
    (4) 상기 제1 반도체 기판에 형성된 전극과 반도체 기판 탑재편중의 적어도 1개에 형성된 전극을 도체로써 접속하는 공정;
    (5) 최상층에 배치된 반도체 기판 탑재편에 형성된 배선패턴상에 외부접속용 단자를 형성하는 공정; 및
    (7) 상기 제1 반도체 기판을 절단하는 것에 의해 반도체장치를 형성하는 공정.
  11. 제10항에 있어서, 상기 공정(5)와 공정(7) 사이에 적어도 상기 도체를 피복하기 위한 수지 밀봉재를 형성하는 공정(6)을 추가로 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제10항에 있어서,
    상기 공정(3)에서, 각 반도체 기판 탑재편의 전극 형성측의 면을 제1 반도체 기판의 주면과 동일 방향으로 하고, 또한 제1 반도체 기판에 형성된 전극 및 다른 반도체 기판 탑재편에 형성된 전극을 덮지 않도록 각 반도체 기판 탑재편을 탑재하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제10항에 있어서, 상기 반도체기판 탑재편 중 적어도 1개에 능동 소자를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제10항에 있어서, 상기 공정(2)에 웨이퍼 프로세스를 채용하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제10항에 있어서,
    상기 공정(3)에서, 상기 제1 반도체 기판에 각 반도체 기판 탑재편을 탑재하기 전에 상기 제1 반도체 기판의 품질검사를 실시하여 양품으로 판정된 제1 반도체 기판의 개편영역에만 각 반도체 기판 탑재편을 탑재하는 구성인 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제10항에 있어서,
    상기 공정(3)에서, 반도체 기판 탑재편을 제1 반도체 기판에 탑재하기 전에, 각 반도체 기판 탑재편의 품질검사를 하여, 양품으로 판정된 반도체 기판 탑재편만을 제1 반도체 기판에 탑재하는 구성인 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제10항에 있어서,
    상기 공정(3)에서, 각 반도체 기판 탑재편을 시트상 다이 접착재료를 사용하여 제1 반도체 기판상에 탑재하는 구성인 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제11항에 있어서, 상기 공정(6)을 실시한 후에 상기 제1 반도체 기판의 이면을 연마하는 공정을 추가로 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제11항에 있어서, 상기 공정(6)에서, 상기 수지 밀봉재는 액상 수지를 경화시키는 것에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
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