KR19980057885A - 칩 스케일 패키지 - Google Patents

칩 스케일 패키지 Download PDF

Info

Publication number
KR19980057885A
KR19980057885A KR1019960077190A KR19960077190A KR19980057885A KR 19980057885 A KR19980057885 A KR 19980057885A KR 1019960077190 A KR1019960077190 A KR 1019960077190A KR 19960077190 A KR19960077190 A KR 19960077190A KR 19980057885 A KR19980057885 A KR 19980057885A
Authority
KR
South Korea
Prior art keywords
window
scale package
chip scale
substrate
semiconductor chip
Prior art date
Application number
KR1019960077190A
Other languages
English (en)
Other versions
KR100221918B1 (ko
Inventor
김영대
정문채
서정우
정도수
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019960077190A priority Critical patent/KR100221918B1/ko
Publication of KR19980057885A publication Critical patent/KR19980057885A/ko
Application granted granted Critical
Publication of KR100221918B1 publication Critical patent/KR100221918B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 칩 스케일 패키지에 관한 것으로, 상부 면 중심 부분에 복수 개의 본딩 패드가 형성된 반도체 칩; 2층 구조를 갖으며, 상부 면과 하부 면을 관통·개방하는 윈도우가 형성된 한편 상기 반도체 칩의 상부 면과 하부 면이 접착되어 있으며, 2층 구조간에 개재되어 있으며 상기 윈도우에 의해 일부분이 노출되어 있으며 상기 본딩 패드들에 각기 대응되어 상기 윈도우를 통해서 전기적 연결된 복수 개의 금속 패턴, 그리고 가장자리 부분의 상부 면과 측면 및 하부 면을 감싸면서 각기 일체로 형성되어 있으며 상기 복수 개의 금속 패턴과 각기 대응되어 전기적 연결된 복수 개의 리드를 갖는 기판; 및 상기 윈도우 내부에 성형 수지가 충전되어 상기 본딩 패드들과 각기 대응된 금속 패턴들을 봉지한 봉지체;
를 포함하는 것을 특징으로 하는 칩 스케일 패키지를 제공함으로써, 제조 공정이 간단한 한편, 센터 패드 구조의 반도체 칩을 이용하여 초경박 단소화를 구현할 수 있는 것을 특징으로 한다.

Description

칩 스케일 패키지
본 발명은 칩 스케일 패키지에 관한 것으로, 더욱 상세하게는 중심 부분에 본딩 패드가 형성된 반도체 칩의 상부 면과 윈도우가 형성된 기판의 하부 면과 접착되어 있으며, 본딩 패드가 상기 윈도우를 통해서 대응된 기판의 금속 패턴과 각기 본딩 와이어에 의해 전기적 연결된 칩 스케일 패키지에 관한 것이다.
최근까지 주종을 이루는 리드 프레임을 이용한 플라스틱 패키지는 인쇄회로기판과 같은 전자 장치에 실장되는 방법에 따라 표면 실장형 또는 핀 삽입형으로 구분된다. 이와 같은 구조는 제조 단가가 매우 저렴하고 제조 공정이 간단한 반면, 패키지 몸체의 외부로 돌출된 리드가 존재하기 때문에 실장 밀도 및 초박형의 패키지를 구현하기 위해서는 많은 어려움이 있다.
상기와 같은 이유로 인하여, 현재는 QFN(qual flat non-lead) 및 SON(small outline non-lead) 패키지와 같이 리드가 기판의 가장자리 부분을 따라 패턴화된 구조가 개발되었다. 이와 같은 구조들은 패키지 몸체의 외부로 돌출되는 리드가 존재하지 않기 때문에 절곡 공정, 리드 동평면성(coplanarity) 문제, 및 리드 휨 현상 등이 완전히 해결되었으며, 신뢰성 및 고 실장성이 요구되는 반도체 기술의 전(全) 분야에 걸쳐서 이용되고 있다.
전술된 QFN 및 SON 패키지는 칩의 가장자리 부분에 본딩 패드가 형성된 소위, 에지 패드(edge pad)에 대응되는 기술로써 칩의 중심 부분에 본딩 패드가 형성된 소위, 센터 패드(center pad)인 경우에는 여러 가지 공정 상의 문제, 특히 본딩 와이어 길이가 길어짐에 따라 본딩 와이어가 칩의 가장자리 부분과 기계적 접촉됨은 물론 봉지시 와이어의 새깅(sagging) 및 스위핑(sweeping) 현상을 유발시키는 단점이 있다.
더욱이, 고속 디바이스인 경우에 있어서는 와이어 길이가 길어짐에 따라 프라퍼게이션 딜레이(propagation delay) 문제를 유발할 수 있다. 또한 종래의 QFN, SON 형태로 칩 스케일 패키지를 구현할 경우, 전술된 단점 외에 패키지의 크기가 커지는 단점도 있다.
따라서, 본 발명의 목적은 신뢰성이 개선된 QFN 또는 SON 구조를 갖으며, 센터 패드 구조를 갖는 반도체 칩을 이용한 칩 스케일 패키지를 제공하는데 있다.
도 1은 본 발명에 의한 칩 스케일 패키지를 나타내는 단면도.
도 2 내지 도 4는 도 1의 칩 스케일 패키지가 제조되는 단계를 나타내는 단면도.
※도면의 주요 부분에 대한 설명※
10 : 반도체 칩 12 : 본딩 패드
40 : 기판 42 : 접착제
44 : 윈도우(window) 46 : 금속 패턴
48 : 리드 50 : 본딩 와이어
60 : 봉지체 100 : 칩 스케일 패키지
상기 목적을 달성하기 위하여, 본 발명은 상부 면 중심 부분에 복수 개의 본딩 패드가 형성된 반도체 칩; 2층 구조를 갖으며, 상부 면과 하부 면을 관통·개방하는 윈도우가 형성된 한편 상기 반도체 칩의 상부 면과 하부 면이 접착되어 있으며, 2층 구조간에 개재되어 있으며 상기 윈도우에 의해 일부분이 노출되어 있으며 상기 본딩 패드들에 각기 대응되어 상기 윈도우를 통해서 전기적 연결된 복수 개의 금속 패턴, 그리고 가장자리 부분의 상부 면과 측면 및 하부 면을 감싸면서 각기 일체로 형성되어 있으며 상기 복수 개의 금속 패턴과 각기 대응되어 전기적 연결된 복수 개의 리드를 갖는 기판; 및 상기 윈도우 내부에 성형 수지가 충전되어 상기 본딩 패드들과 각기 대응된 금속 패턴들을 봉지한 봉지체;를 포함하는 것을 특징으로 하는 칩 스케일 패키지를 제공한다.
이하 참조 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 1은 본 발명에 의한 칩 스케일 패키지를 나타내는 단면도이다.
도 1을 참조하면, 칩 스케일 패키지(100)는 중심 부분에 복수 개의 본딩 패드(12)가 형성된 소위, 센터 패드 구조를 갖는 반도체 칩(10)의 상부 면과 다층 구조를 갖으며, 중심 부분에 윈도우가 형성된 기판(40)의 하부 면과 접착제(42)에 의해 접착되어 있다. 그리고, 그 패키지(100)는 상기 본딩 패드들(12)이 각기 대응된 기판(40)의 금속 패턴들(46)이 본딩 와이어(50)에 의해 각기 전기적 연결되어 있으며, 그 금속 패턴들(46)은 상기 기판(40)의 가장자리 부분의 상부 면, 측면 및 하부 면을 따라 일체로 형성된 복수 개의 리드(48)와 각기 전기적 연결되어 있다.
여기서, 상기 본딩 와이어(50)의 루프(높이)는 상기 기판(40)의 상부 면보다는 낮아야 한다. 그렇지 않으며, 패키지(100)의 두께가 증가되기 때문이다.
상기 기판(40)의 윈도우(44)의 내부에 성형 수지가 충전되어 봉지체(60)가 형성되어 있다. 이 봉지체(60)는 상기 윈도우(44)의 내부에 존재하며 각기 대응되어 전기적 연결된 본딩 패드(12), 금속 패턴(46) 및 본딩 와이어(50)를 외부의 환경으로부터 보호하기 위한 수단이다.
상기 기판(40)의 구조에 대하여 상세히 설명하면, 기판(40)은 2층 구조를 갖으며, 그 중심 부분이 상부로 갈수록 면적이 커지게 2층으로 개방된 윈도우(44)가 형성되어 있다. 그리고, 기판(40)은 1층과 2층 사이에 금속 패턴(46)이 개재되어 있으며, 그 금속 패턴(46)의 일부분은 상기 윈도우(44)에 의해 노출되어 있다.
따라서, 상기 반도체 칩(10)의 본딩 패드들(12)은 각기 대응된 금속 패턴들(46)과 본딩 와이어(50)에 의해 전기적 연결되는 데, 상기 기판(40)의 윈도우(44)를 통해서 이루어진다.
그리고, 전술된 바와 같이 금속 패턴(46)은 각기 대응된 리드(48)와 기계적 접촉에 의해 전기적 연결되어 있다. 즉, 도면에 나타나 있는 바와 같이 기판(40)의 층간에 개재된 금속 패턴(46)의 각 말단은 상기 기판(40)의 가장자리 부분에 패턴화된 리드(48)와 기계적·전기적 연결된 것이다.
결국, 패키지(100)는 각기 대응된 반도체 칩(10)의 본딩 패드들(12), 금속 패턴들(46) 및 리드들(48)이 각기 전기적 연결된 구조를 갖는다.
도 2 내지 도 4는 도 1의 칩 스케일 패키지가 제조되는 단계를 나타내는 단면도이다.
도 2 내지 도 4를 참조하면, 본 발명에 의한 칩 스케일 패키지(100)는 전술된 기판(40)의 하부 면과 센터 패드 구조를 갖는 반도체 칩(10)의 상부 면이 폴리이미드 계열의 접착제(42)가 개재되어 열압착된다.
여기서, 상기 접착제(42)는 도면에 나타나 있는 바와 같이 반도체 칩(10)의 본딩 패드들(12)이 형성된 부분 이외에 개재되며, 그 접착 방법은 상기 기판(40)의 하부 면에 접착된 상태에서 반도체 칩(10)의 하부 면과 접착되는 것이 가장 바람직하다.
이후, 반도체 칩(10)의 본딩 패드들(12)은 각기 대응된 상기 기판(40)의 금속 패턴(46)과 본딩 와이어(50)에 의해 전기적 연결된다.
그런 다음, 상기 기판(40)의 윈도우(44)의 내부에 액상의 수지에 포팅(potting) 방법에 의하여 충전(充塡)되어 봉지체(60)가 형성된다.
이와 같은 패키지(100)는 포팅 방법에 의하여 전기적 연결 부분이 봉지된 구조로써, 반도체 칩(10)의 하부 면이 노출된 상태이다. 포팅 방법은 별도의 성형 금형이 요구되지 않는 장점은 있으나, 생산성이 저하되는 단점이 있다. 또한, 반도체 칩(10)의 하부 면이 외부에 노출되어 있기 때문에 칩의 손상이 필연적인 한편, 액상 수지와 반도체 칩간의 상이한 열팽창 계수에 의하여 뒤틀림(warpage)이 발생될 확률이 높다.
따라서, 전술된 실시 예 이외에 성형 금형을 이용한 트랜스퍼 몰딩 방법에 의하여 반도체 칩(10)의 전 표면을 봉지하는 방법을 사용하는 경우에 있어서는 포팅 방법에 의한 단점을 극복할 수 있는 장점은 있으나, 포팅 방법에 의한 패키지보다는 패키지의 두께가 증가되는 단점이 있다.
본 발명은 전술된 실시 예에 한정하여 설명되었지만, 이에 한정되지 않고 본 발명이 속하는 기술 분야의 통상의 지식을 갖은 자로서는 본 발명을 이용하여 다양한 변형·실시 예를 구현할 수 있음은 자명(自明)한 것이다.
본 발명에 의한 구조에 의하면, 제조 공정이 간단한 한편, 센터 패드 구조의 반도체 칩을 이용하여 초경박 단소화를 구현할 수 있는 효과가 있다.

Claims (6)

  1. 상부 면 중심 부분에 복수 개의 본딩 패드가 형성된 반도체 칩;
    2층 구조를 갖으며, 상부 면과 하부 면을 관통·개방하는 윈도우가 형성된 한편 상기 반도체 칩의 상부 면과 하부 면이 접착되어 있으며, 2층 구조간에 개재되어 있으며 상기 윈도우에 의해 일부분이 노출되어 있으며 상기 본딩 패드들에 각기 대응되어 상기 윈도우를 통해서 전기적 연결된 복수 개의 금속 패턴, 그리고 가장자리 부분의 상부 면과 측면 및 하부 면을 감싸면서 각기 일체로 형성되어 있으며 상기 복수 개의 금속 패턴과 각기 대응되어 전기적 연결된 복수 개의 리드를 갖는 기판; 및
    상기 윈도우 내부에 성형 수지가 충전되어 상기 본딩 패드들과 각기 대응된 금속 패턴들을 봉지한 봉지체;
    를 포함하는 것을 특징으로 하는 칩 스케일 패키지.
  2. 제 1항에 있어서, 상기 본딩 패드와 상기 금속 패턴간의 전기적 연결은 본딩 와이어에 의하여 이루어진 것이며, 그 본딩 와이어의 루프(높이)는 상기 기판의 윈도우 내부에 존재되는 것을 특징으로 하는 칩 스케일 패키지.
  3. 제 1항에 있어서, 상기 금속 패턴이 기판의 가장자리 부분까지 형성되어 있으며, 상기 기판의 기장자리 부분의 상부 면과 측면 및 하부 면을 감싸면서 일체로 형성된 리드와 기계적 접촉에 의하여 전기적 연결된 것을 특징으로 하는 칩 스케일 패키지.
  4. 제 1항에 있어서, 상기 봉지체가 포팅 방법에 의하여 이루어진 것을 특징으로 하는 칩 스케일 패키지.
  5. 제 1항에 있어서, 상기 봉지체가 트랜스퍼 몰딩 방법에 의하여 이루어진 것을 특징으로 하는 칩 스케일 패키지.
  6. 제 1항에 있어서, 상기 반도체 칩이 트랜스퍼 몰딩 방법에 의하여 완전히 봉지된 것을 특징으로 하는 칩 스케일 패키지.
KR1019960077190A 1996-12-30 1996-12-30 칩 스케일 패키지 KR100221918B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960077190A KR100221918B1 (ko) 1996-12-30 1996-12-30 칩 스케일 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960077190A KR100221918B1 (ko) 1996-12-30 1996-12-30 칩 스케일 패키지

Publications (2)

Publication Number Publication Date
KR19980057885A true KR19980057885A (ko) 1998-09-25
KR100221918B1 KR100221918B1 (ko) 1999-09-15

Family

ID=19492457

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960077190A KR100221918B1 (ko) 1996-12-30 1996-12-30 칩 스케일 패키지

Country Status (1)

Country Link
KR (1) KR100221918B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424058B1 (ko) * 2000-05-10 2004-03-24 샤프 가부시키가이샤 반도체장치 및 그의 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100348862B1 (ko) * 1999-12-28 2002-08-17 주식회사 하이닉스반도체 반도체 패키지 제조방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3163961B2 (ja) * 1995-09-22 2001-05-08 日立電線株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424058B1 (ko) * 2000-05-10 2004-03-24 샤프 가부시키가이샤 반도체장치 및 그의 제조방법

Also Published As

Publication number Publication date
KR100221918B1 (ko) 1999-09-15

Similar Documents

Publication Publication Date Title
US5864174A (en) Semiconductor device having a die pad structure for preventing cracks in a molding resin
US5615089A (en) BGA semiconductor device including a plurality of semiconductor chips located on upper and lower surfaces of a first substrate
KR100192028B1 (ko) 플라스틱 밀봉형 반도체 장치
US6028356A (en) Plastic-packaged semiconductor integrated circuit
KR100926002B1 (ko) 반도체 패키지 디바이스와 그의 형성 및 테스트 방법
KR20070015014A (ko) 적층형 다이 패키지의 제작 방법
US5811875A (en) Lead frames including extended tie-bars, and semiconductor chip packages using same
KR100221918B1 (ko) 칩 스케일 패키지
KR100390466B1 (ko) 멀티칩 모듈 반도체패키지
US5982026A (en) Inexpensive resin molded semiconductor device
KR100308899B1 (ko) 반도체패키지및그제조방법
JPH08288428A (ja) 樹脂封止型半導体装置
KR100402835B1 (ko) 칩 스케일 패키지 및 그 제조 방법
KR100455698B1 (ko) 칩 싸이즈 패키지 및 그 제조 방법
KR100708050B1 (ko) 반도체패키지
KR100537893B1 (ko) 리드 프레임과 이를 이용한 적층 칩 패키지
KR19990086280A (ko) 반도체 패키지
KR100419950B1 (ko) 가용성회로기판을이용한볼그리드어레이반도체패키지의제조방법
KR100567045B1 (ko) 반도체 패키지
KR100431315B1 (ko) 반도체패키지및그제조방법
KR100649443B1 (ko) 노출된 와이어를 갖는 반도체 칩 패키지와 그 반도체 칩패키지가 기판에 부착된 구조
KR950010866B1 (ko) 표면 실장형(surface mounting type) 반도체 패키지(package)
KR20000060748A (ko) 전기 소자 적층 구조
KR20040013736A (ko) 반도체 패키지 제조방법
KR100195507B1 (ko) 박형 반도체 칩 패키지 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070514

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee