KR20000060748A - 전기 소자 적층 구조 - Google Patents

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첸군-칭
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Abstract

본 발명의 기판은 유기층과, 상기 유기층에 매입된 금속층을 포함한다. 상기 유기층은 기판의 상부면으로 부터 금속층까지 연장되는 상부 리세스와, 상기 기판의 하부면으로 부터 금속층까지 연장되는 하부 리세스를 포함한다. 상부 전기 소자는 상부 리세스에 장착되고, 금속층에 의하여 형성된 상부 리세스의 하부에 접촉하는 저부를 가진다. 하부 전기 소자는 하부 리세스에 장착되고, 상기 금속층에 의하여 형성된 하부 리세스용 저부벽에 접촉하는 저부를 가진다. 팩키지 캡슐화( package encapsulant)는 상기 상부 및 하부 전기 소자를 완전하게 폐쇄하기 위하여 상기 상부 및 하부 리세스의 각각으로 부어 들어간다. 기판이 이 기판의 하부면에 결합되는 금속성 볼에 의하여 다른 기판위에 적층될 때, 상기 적층된 기판의 팩키지 캡슐화는 서로로 부터 분리된다. 상기 기판은 멀티-칩 모듈(MCM)을 형성하기 위하여 인쇄 회로판의 상부 및 하부면위에 적층될 수 있다.

Description

전기 소자 적층 구조{Structure for stacking electric elements}
본 발명은 전기 소자 적층 구조에 관한 것으로서, 특히 리세스가 집적회로 또는 메모리 칩을 수용하기 위한 기판의 제조 동안에 기판의 2개의 표면 각각에 형성되는 전기 소자 적층 구조에 관한 것이다.
상기 집적 회로를 팩키징하기 위한 종래의 쿼드 플래트 팩(quad flat pack; QFP) 방법과 핀-그리드 어레이(PGA)는, 회로의 집적 회로가 점점 높아지고 집적 회로의 작용이 보다 복잡하게 됨에 따라서 실질적인 요구를 충족시키지 못하고 있다. 볼 그리드 어레이 집적 회로(BGA IC)의 팩키징 방법은 핀의 양에 따라서 새롭게 발전되는 방법중의 하나이고, 초미세 해결책에 의하여 제조되는 극초 대규모 집적(ULSI)을 팩키징하기 위하여 적절하다.
BGA IC들에게 공통적인 플라스틱 BGA 팩키징으로 진행될 때, 몰드는 BGA IC의 기판의 상부에 놓익 되고, 그 다음 용융된 액체 플라스틱 물질(즉, 팩키지 캡슐화)는 기판위에서 상기 집적 회로를 완전하게 폐쇄하기 위하여 상기 몰드내로 부어 들어감으로써, 상기 집적 회로 칩의 완전히 공기 밀봉 환경을 제공한다. 상기 BGA IC(팩키지된 전기 소자)는 플라스틱 물질이 경화된 이후에 상기 몰드로 부터 제거된다. 상기 밀봉된 환경에서 상기 칩에 의하여 발생되는 열은 열분산 금속판을 경유하여 외부로 분산되어야만 한다.
도면중의 도 1은 유기층(111)을 포함하고, 이 유기층(111)에 매입된 금속층(112)을 포함하는 기판(110)의 종래의 구조를 도시한다. 관통 구멍(115)은 기판(110)의 상부면(113)으로 부터 기판(110)의 하부면(114)로 연장된다. 칩(121)은 관통 구멍(115) 바로 위에 상부면(113)위에 장착된다. 상기 칩(121)은 결합 와이어(122)에 의하여 기판(110)의 상부면(113)위에서 연결 점(123)에 연결된다. 팩키지 캡슐화(124)는 상부면(113)위에 노출되는 전체 칩(121)을 완전하게 폐쇄함으로써, 완전하게 공기가 밀봉된 환경을 형성한다. 다른 금속층(125)은 관통 구멍(115)을 형성하고 칩(121)에 접촉하는 내부벽에 제공된다. 상기 금속층(125)은 기판(110)의 하부면(114)으로 연장되는 연장부를 가지며, 금속 볼(126)은 금속층(125)의 연장부에 땜납된다. 그래서, 칩(121)에 의하여 발생되는 열은 분산을 위하여 금속 볼(126)과 금속 층(112)에 도전된다. 엑포시 합성물(116)의 층은 기판(110)의 하부면(114)을 덮고, 관통 구멍(115)에서 금속층(125)을 충전한다.
상기 칩(121)은 기판(110)의 상부면(113)위에 노출되고, 그래서 상기 기판(110)의 두께에서의 증가를 발생시킨다. 상기 칩(121)과 연결점(123)사이의 거리는 기판(110)위의 칩(121)의 노출 결과에 따라서 증가되기 때문에, 상기 결합 와이어(122)의 길이는 상기 신호 선송이 늦어지거나 또는 약해질 수 있도록 반드시 증가된다. 또한, 상기 결합 와이어(122)의 증가된 길이는 또한 재료의 소비를 발생시키고, 상기 결합 와이어(122)는 팩키징동안에 손상을 받기 쉽게 된다.
도면중의 도 2는 유기층(211)과, 이 유기층(211)에 매입된 금속층(212)을 포함하는 기판(210)의 종래의 구조를 도시한다. 상기 기판(210)은 상부면(215)과 하부면(216)을 부가로 포함한다. 관통 구멍(213)은 상부면(215)으로 부터 금속층(212)으로 연장되며, 상기 금속층(212)은 관통 구멍(213)을 충전하는 부분(214)을 포함한다. 칩(221)은 관통 구멍(213)바로 위에 있는 상부면(215)에 장착된다. 상기 칩(221)은 결합 와이어(222)에 의하여 기판(210)의 상부면(215)에서 연결점(223)에 연결된다. 팩키지 캡슐화부(224)는 상부면(215)위에 노출된 전체 칩(221)을 완전하게 폐쇄함으로써, 공기밀봉 환경을 완전하게 형성한다. 상기 부분(214)은 칩(221)에 의하여 발생되는 열은 분산을 위하여 금속층(212)으로 도전될 수 있도록 칩(221)에 접촉하는 금속층(212)로 부터 연장된다. 그러나, 도 2의 구조는 도 1의 구조의 모든 단점을 포함한다.
본 발명은 상술된 단점을 완화하거나 및/또는 회피하는 향상된 기판 구조를 제공하는 것이다.
본 발명의 주 목적은 전기 소자 적층 구조를 제공하는 것으로, 여기에서 상기 기판은 칩 또는 전기 소자가 기판아래로 연장되는 대신에 리세스내로 들어갈 수 있도록 칩 또는 전기 소자를 장착하기 위한 리세스를 포함한다. 그래서, 상기 칩 또는 전기 소자의 팩키지 캡슐화의 레벨은 하강된다. 또한, 상기 기판은 서로에 대하여 적층될 수 있다.
본 발명의 다른 목적은 전기 소자 적층 구조를 제공하는 것으로, 여기에서 칩(또는 전기 소자)는 칩(또는 전기 소자)사이의 거리와, 기판의 연결점을 짧게 하기 위하여 기판내로 들어감으로써, 연결점으로 상기 칩(또는 전기 소자)를 연결하는데 필요한 결합 와이어를 짧게 한다. 그래서, 본 발명의 결합 와이어는 신호가 짧은 시간에 전송되도록 하며, 저항은 감소되고 재료는 낭비되지 않는다.
본 발명에 따라서, 기판은 유기층과 이 유기층에 매입되는 금속층을 포함한다. 상기 유기층은 기판의 상부면으로 부터 금속층으로 연장되는 상부 리세스와, 기판의 하부면으로 부터 금속층으로 연장되는 하부 리세스를 포함한다. 상부 전기 소자는 상부 리세스에 장착되고, 하부 전기 소자는 하부 리세스에 장착된다. 결합 와이어는 기란의 상부 및 하부면위에 각각 상부 및 하부 전기 소자를 연결점에 연결하기 위하여 제공된다. 팩키지 캡슐화는 상부 및 하부 전기 소자를 완전하게 폐쇄하기 위하여 상부 리세스 및 하부 리세스의 각각 내로 부어 넣어진다.
상부 전기 소자의 하부는 금속층에 의하여 형성된 상부 리세스용 저부 벽에 접촉하고, 하부 전기 소자의 저부는 금속층에 의하여 형성된 하부 리세스용 저부벽에 접촉한다. 그래서, 상기 상부 및 하부 전기 소자에 의하여 발생된 열은 분산을 위하여 금속층으로 전도된다. 또한, 본 발명에 따른 상부 전기 소자는 상부 리세스내로 가라앉기 때문에, 본 발명에 따른 기판위의 상부 전기 소자를 위한 팩키지 캡슐화의 레벨은 종래 기술에 따른 기판위의 전기 소자를 위한 팩키지 캡슐화의 레벨보다 더 낮다.
본 발명에 따른 기판이 다른 기판에 적층될 때, 적층된 기판의 팩키지 캡슐화는 서로로 부터 분리된다. 상기 기판은 멀티-칩 모듈(MCM)을 형성하기 위하여 인쇄 회로판의 상부 및 하부면위로 적층될 수 있다.
본 발명에 따른 전기 소자는 전기 소자와 기판위의 연결점사이의 거리를 짧게 하기 위하여 기판내로 가라않게 됨으로써, 연결점으로 전기 소자를 연결하기 위해서 요구되는 결합 와이어를 짧게 한다. 그래서, 본 발명의 결합 와이어는 신호가 짧은 시간에서 전송되도록 하는 반면에, 저항은 감쇠되고, 재료는 낭비되지 않는다.
본 발명의 다른 목적, 장점 및, 신규한 특징은 첨부 도면을 참고로 하여 다음의 상세한 설명으로 부터 보다 명백하게 될 것이다.
도 1은 칩과 기판사이의 종래의 결합부를 도시하는 기판의 단면도.
도 2는 칩과 기판의 다른 종래의 결합부를 도시하는 기판의 단면도.
도 3은 본 발명에 따라서 기판과 전기 소자사이의 결합부를 도시하는 기판의 단면도.
도 4는 본 발명에 따른 적층된 기판을 가진 인쇄 회로판의 평면도.
도 5는 도 4의 5-5선을 따라 취한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
410: 기판 411: 유기층
412: 금속층 413: 상부면
414: 상부 리세스 417: 하부 리세스
421: 결합 와이어 422: 결합 와이어
도 3에서, 본 발명에 따른 기판(410)은 유기층(411)과, 이 유기층(411)에 매입된 금속층(412)을 포함한다. 상기 기판(410)은 상부 전기 요소(421)가 장착되는 상부면(413)과, 하부 전기 소자(431)가 장착되는 하부면(416)을 부가로 포함한다. 상기 유기층(411)은 기판(410)의 상부면(413)과 하부면(416)을 형성하고, 그 곳위의 전기 회로를 포함한다. 상기 유기층(411)은 기판(410)의 상부면(413)으로 부터 금속층(412)의 상부면까지 연장되는 상부 리세스(414)와, 기판(410)의 하부면(416)으로 부터 금속층(412)의 하부면까지 연장되는 하부 리세스(417)을 부가로 포함한다. 즉, 상기 금속층(412)의 상부면은 상부 리세스(414)의 저부(415)를 형성하는 반면에, 상기 금속층(412)의 하부면은 하부 리세스(417)용 저부(418)를 형성한다.
상기 상부 전기 소자(421)는 상부 리세스(414)에 장착되고, 결합 와이어(422)에 의하여 기판(410)의 상부면(413)위에서 연결점(424)에 전기적으로 연결되는 연결점(423)을 가진다. 팩키지 캡슐화(425)는 전체의 상부 전기 소자(421)를 완전하게 폐쇄하기 위하여 상부 리세스(414)내로 부어 들어감으로써, 공기 밀봉의 환경을 완전하게 형성한다. 이와 유사하게, 상기 하부 전기 소자(431)는 하부 리세스(417)에 장착되고, 결합 와이어(422)에 의하여 기판(410)의 저부면(416)위에 연결점(434)에 전기적으로 연결되는 연결점(433)을 구비한다. 팩키지 캡슐화부(435)는 전체 하부 전기 소자(431)를 완전하게 폐쇄하기 위하여 하부 리세스(417)내로 부어 들어감으로써, 공기밀봉 환경을 완전하게 형성한다. 상기 상부 및 하부 전기 소자(421 및 431)는 집적 회로 또는 메모리 칩이 될 수 있다. 상기 전기 소자(421 및 431)는 금속층(412)의 상부면과 하부면에 각각 접촉된다. 결과적으로, 전기 소자(421 및 431)에 의하여 발생된 열은 열 분산을 위하여 기판(410)의 금속층(412)에 결합되는 금속성 볼(419)에 도전된다.
도 1 및 도 2와 도 3를 비교하면, 본 발명의 기판(410)내로 "가라앉는" 상부 및 하부 전기 소자(421 및 431)를 위한 팩키지 캡슐화부(425 및 435)는 종래에 정렬되는 칩(121 및 221)을 위한 팩키지 캡슐화부(124 및 224)의 레벨보다 더 낮은 레벨에 위치된다. 그래서, 본 발명에 따른 기판(410)을 다른 기판(410)에 적층시킬 때에, 상기 금속성 볼(419)는 도 5에서 가장 잘 도시된 바와 같이, 적층된 기판(410)사이의 접촉부를 피하기 위하여 2개의 적층된 기판(410)을 분리시킨다. 또한, 상기 상부 및 하부 전기 소자(421 및 431)는 상기 소자(421,431)의 연결점(423,433)과, 연결점(424,434)사이의 거리가 도 1 및 도 2에서의 구조의 거리보다 더 짧게 될 수 있도록 상기 상부 및 하부 리세스(414 및 417)내로 각각 "가라앉게" 된다. 그래서, 본 발명의 결합 와이어(422,432)는 짧은 시간에 신호가 전송될 수 있도록 하면서, 저항이 감소되며 그리고 재료가 낭비되지 않는다.
도 4 및 도 5에서, 2개의 적층된 기판(410)위의 팩키지 캡슐화(425,435)는 금속성 볼(419)의 공급에 의하여 서로 접촉하지 않게 된다. 상기 기판(410)은 바람직한 방법에 의하여 하나씩 인쇄 회로판(400)으로 적층될 수 있다. 그래서, 상기 인쇄 회로판(400)의 상부면(401)및 하부면(402)는 멀티-칩 모듈(MCM)을 형성하기 위하여 본 발명에 따라 다수의 적층된 기판(410)으로 적층될 수 있다. 도 5에서의 상기 적층된 기판(410)의 수는 2개이다. 그럼에도 불구하고, 보다 많은 기판(410)이 인쇄 회로판(400)으로 적층될 수 있다.
본 발명이 양호한 실시예에 대하여 설명되었지만, 많은 다른 가능한 수정예 및 변화옌는 이후에 청구되는 청구범위의 정신과 범위로 부터 벗어나지 않고 이루어 질 수 있다.
본 발명에 따라서, 상기 기판은 칩 또는 전기 소자가 기판아래로 연장되는 대신에 리세스내로 들어갈 수 있도록 칩 또는 전기 소자를 장착하기 위한 리세스를 포함한다. 그래서, 상기 칩 또는 전기 소자의 팩키지 캡슐화의 레벨은 하강된다. 또한, 상기 기판은 서로에 대하여 적층될 수 있다.
또한, 본 발명에 따라서, 칩(또는 전기 소자)는 칩(또는 전기 소자)사이의 거리와, 기판의 연결점을 짧게 하기 위하여 기판내로 들어감으로써, 연결점으로 상기 칩(또는 전기 소자)를 연결하는데 필요한 결합 와이어를 짧게 한다. 그래서, 본 발명의 결합 와이어는 신호가 짧은 시간에 전송되도록 하며, 저항은 감소되고 재료는 낭비되지 않는다.

Claims (7)

  1. 상부면과 하부면을 가지고, 금속층이 기판의 상부면과 하부면사이에 제공되는 기판과;
    상기 기판의 상부면으로 부터 상부 리세스의 제 1 저부벽을 형성하는 금속층으로 연장되는 상부 리세스와;
    상기 기판의 하부면으로 부터 하부 리세스의 제 2 저부벽을 형성하는 금속층으로 연장되는 하부 리세스와;
    상기 상부 리세스의 제 1 저부벽에 장착된 상부 전기 소자와;
    상기 상부 전기 소자를 폐쇄하는 제 1의 팩키지 캡슐화부와;
    상기 하부 리세스용 제 2 저부벽에 장착된 하부의 상부 전기 소자 및;
    상기 하부 전기 소자를 폐쇄하는 제 2 팩키지 캡슐화부를 포함하는 전기 소자 적층 구조에 있어서,
    상기 상부 전기 소자 및 하부 전기 소자에 의하여 발생된 열은 분산을 위하여 상기 금속층에 전도되는 전기 소자 적층 구조.
  2. 제 1 항에 있어서, 기판의 하부면에 결합된 적어도 하나의 금속성 볼을 부가로 포함하고, 상기 금속층은 열을 분산하기 위하여 상기 적어도 하나의 금속성 볼에 연결되는 전기 소자 적층 구조.
  3. 제 1 항에 있어서, 다수의 기판은 멀티-칩 모듈을 형성하기 위하여 인쇄 회로판위로 적층되는 전기 소자 적층 구조.
  4. 제 2 항에 있어서, 다수의 기판은 멀티-칩 모듈을 형성하기 위하여 인쇄 회로판위로 적층되는 전기 소자 적층 구조.
  5. 제 4 항에 있어서, 최하부의 기판은 적어도 하나의 금속성 볼에 의하여 상기 인쇄 회로판위에 위치되는 전기 소자 적층 구조.
  6. 제 4 항에 있어서, 상기 각각의 기판은 상기 적어도 하나의 금속성 볼에 의하여 그 아래에서 다른 기판위에 위치되는 전기 소자 적층 구조.
  7. 제 1 항에 있어서, 상기 상부 전기 소자와 하부 전기 소자의 각각은 적어도 하나의 제 1 연결점을 포함하고, 상기 기판의 상부면은 적어도 하나의 제 1 결합 와이어에 의하여 상기 상부 전기 소자위의 적어도 하나의 제 1 연결점에 전기적으로 연결되는 적어도 하나의 제 2 연결점을 포함하고, 상기 기판의 하부면은 적어도 하나의 제 2 결합 와이어에 의하여 하부 전기 소자위의 적어도 하나의 제 1 연결점에 전기적으로 연결되는 적어도 하나의 제 3 연결점을 포함하는 전기 소자 적층 구조.
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* Cited by examiner, † Cited by third party
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KR20010109749A (ko) * 2000-06-02 2001-12-12 듀흐 마리 에스. 칩형 스택모듈 구조의 개량
KR20020073648A (ko) * 2001-03-15 2002-09-28 주식회사 글로텍 수동소자 내장형 패키지
KR100374542B1 (ko) * 2000-11-02 2003-03-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법

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