JP2936320B2 - 半導体パッケージ - Google Patents

半導体パッケージ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
に係るもので、詳しくは、小型化した多ピン（high pi
n）構造の半導体パッケージに関するものである。
【０００２】
【従来の技術】一般に、多ピンの半導体パッケージのう
ち、ボールグリッドアレイ（Ball Grid Array ；以下、
ＢＧＡと称する）半導体パッケージは、通常、クオード
フラットパッケージ（Quad Flat Package ；以下、Ｑ
ＦＰと称する）よりも３倍程度広いリード間ピッチを有
し２倍以上のピンが配列されるため、広く用いられてい
る。
【０００３】且つ、前記ＱＦＰは、多ピン化に従いアウ
トリードの幅が細くなってリードの橈みが発生し、印刷
回路基板（printed circuit board ；ＰＣＢ）に表面実
装するとき、整列及びソルダ量の調節が難しいという短
点を有するが、前記ＢＧＡ半導体パッケージは、アウト
リードの代わりにソルダボールがその役割をするため、
前記ＱＰＦの問題点を解決している。
【０００４】叉、前記ＢＧＡ半導体パッケージは、ＱＦ
Ｐに比べ半導体チップからソルダボールまでの電気的経
路が短いため、電気的抵抗が小さくなって電気的特性も
優秀である。
【０００５】従来、このようなＢＧＡ半導体パッケージ
においては、図６に示すように、基板１上に半導体チッ
プ２が接着剤３により付着され、前記半導体チップ２に
形成されたチップパッドと基板１内に形成された内部リ
ード（図示せず）の一端部とが金属ワイヤ４により連結
されて、該金属ワイヤ４及び半導体チップ２が覆われる
ように基板１上の所定部位がエポキシモールディング化
合物により密封されてモールディング部５が形成されて
いる。且つ、前記基板１の下面に前記内部リードの他端
部と接続された複数個のソルダボール６が付着されてい
る。
【０００６】そして、このようなＢＧＡ半導体パッケー
ジの製造方法を説明すると、先ず、図７（Ａ）に示すよ
うに、ソーイング（sowing）工程により個別に分離され
た半導体チップ２を基板１上中央部位に接着剤３を用い
て付着するダイボンディング（die bonding ）工程と、
図７（Ｂ）に示すように、該半導体チップ２上に形成さ
れた複数個のチップパッド（図示せず）と前記基板１内
に形成された内部リード（図示せず）の基端とを金属ワ
イヤ４を用いて電気的に連結するワイヤボンディング
（wire bonding）工程と、図７（Ｃ）に示すように、該
金属ワイヤ４及び前記半導体チップ２が覆われるように
基板１上所定部位をエポキシモールディング化合物５に
より密封するモールディング工程と、図７（Ｄ）に示す
ように、前記基板１下面の前記内部リード（図示せず）
の他端部に複数個のソルダボール６を電気的に付着する
ソルダボールボンディング（solder ball bonding ）工
程と、を順次行うようになっている。
【０００７】
【発明が解決しようとする課題】然るに、このような従
来ＢＧＡ半導体パッケージにおいては、基板、半導体チ
ップ、及び金属ワイヤの高さによりパッケージの大きさ
が大きくなるため、該パッケージを小型化することに限
界がある。
【０００８】また、ソルダボールの標準ボール直径が
０．７６ｍｍで、隣接するソルダボール間のピッチは
１．２７ｍｍであるため、ソルダボールの大きさを最小
化させることに限界があって５００ピン以上の多ピン構
成が不可能である。
【０００９】この点、バンピング（bumping ）技術を用
いて基板の下面に直径３００μｍのソルダバンプを形成
し５００ピン以上の多ピン構造を製造することもできる
が、その工程が複雑で、高価装備の自動化が難しいので
実用化することができないという不都合な点があった。
【００１０】本発明の目的は、単純な工程で安価に製造
できる、小型で多ピン構造を有する半導体パッケージを
提供しようとするものである。
【００１１】
【課題を解決するための手段】このため、本発明の請求
項１に係る半導体パッケージにおいては、上面中央部位
に安着溝（recess）が形成され該安着溝の底面内部に複
数の電導性内部リードが埋設された基板と、前記各内部
リードの一端部と接続するように前記安着溝の内側底面
に形成された複数の内部端子と、前記各内部リードの他
端部と接続するように前記安着溝の外側底面に形成され
た複数の外部端子と、前記各内部端子上に配設された電
導性接着剤と、該接着剤上に各チップパッドが接着され
た複数個の半導体チップと、前記安着溝内を密封するモ
ールディング部と、を備えている。
【００１２】このような構成では、安着溝の底面に半導
体チップが接着されるため、パッケージの高さを低くす
ることができる。また、内部端子及び外部端子は、 従来
のソルダボールよりも小さく形成することができるた
め、多ピン構造で小型の半導体パッケージが得られる。
【００１３】また、請求項２に係る発明では、前記モー
ルディング部は、前記半導体チップの上面が外部に露出
されるように形成され、半導体チップから発生する熱の
放出を容易にする。
【００１４】また、請求項１０に係る発明においては、
上面中央部位に第１安着溝が形成され、該第１安着溝の
中央部に第２安着溝が形成され、下面中央部位に突出部
が形成され、前記第１安着溝および第２安着溝の底面内
部に複数の電導性内部リードが埋設された基板と、前記
各内部リードの一端部と接続するように前記第１安着溝
及び第２安着溝の内側底面上に形成された複数の内部端
子と、前記各内部リードの他端部と接続するように前記
基板の突出部下面に形成された複数の外部端子と、前記
第２安着溝の内側底面上に形成された内部端子上に夫々
配設された電導性接着剤と、前記第２安着溝の内側底面
上に形成された内部端子上に前記接着剤を介して各チッ
プパッドが接着された半導体チップと、前記第２安着溝
内を密封するモールディング部と、を備え、複数の前記
基板を、一方の前記第１安着溝内に他方の突出部を挿合
し、一方の前記第１安着溝内側底面上に設けられた前記
内部端子と他方の突出部下面に設けられた前記外部端子
とを前記接着剤を介して接続し、順次積層して半導体パ
ッケージを形成している。
【００１５】このような構成では、小型の半導体パッケ
ージにさらに高集積化することができる。上述したよう
な構成の半導体パッケージでは、請求項１１に係る発明
のように、前記安着溝内に、複数の前記半導体チップを
実装することもできる。
【００１６】内部端子および外部端子は、請求項３、請
求項５、請求項１２および請求項１４に係る発明のよう
に、銅で形成することができる。さらに、請求項４、請
求項６、請求項１３および請求項１５に係る発明のよう
に、表面に、金またはニッケルが鍍金された構成とすれ
ば、端子間の接着力が向上する。
【００１７】また、接着剤としては、請求項７および請
求項１６に係る発明のように、異方性電導性接着剤を用
いるか、請求項８および請求項１７のように、異方性電
導膜を用いればよい。
【００１８】また、内部リードは、請求項９および請求
項１８に係る発明のように、複数層の銅箔配線により形
成すればよい。
【００１９】
【発明の効果】以上説明したように本発明に係る半導体
パッケージにおいては、内部リードの役割をする内部端
子と半導体チップパッド間の接続をワイヤボンディング
を行わずにＡＣＡ／ＡＣＦ接続技術を用いるようになっ
ているため、チップパッドと内部端子間の間隔が、既存
の１５０μｍ〜２００μｍから、３０μｍ〜４０μｍま
で短縮され、内部端子および外部端子の大きさも既存の
ソルダボールの大きさよりも小さくなって、５００ピン
以上の多ピン構造の半導体パッケージを製造し得るとい
う効果がある。
【００２０】且つ、内部端子を形成し、この内部端子上
にダイボンディングを行って半導体のチップパッドをＡ
ＣＡ／ＡＣＦ技術により接続するようになっているた
め、半導体の製造工程が簡単化されるという効果があ
る。
【００２１】叉、基板の上面中央部位に形成した安着溝
内に半導体チップを実装するようになっているため、半
導体チップを安全に保護し得ると共にパッケージの高さ
を低くして半導体パッケージの薄型化を図り得るという
効果がある。
【００２２】更に、前記安着溝内に複数のチップを実装
するか、叉は基板を積層して複数層のパッケージを製造
することができるため、高集積化された薄形の積層型パ
ッケージを製造し得るという効果がある。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。先ず、本発明に係る半導体パッケ
ージの第１実施形態においては、図１に示すように、印
刷回路基板（printed circuit board ）叉はセラミック
基板（ceramic board ）等からなる基板１０の中央部位
に安着溝１０ａが形成され、該安着溝１０ａの底面内部
に複数層の銅箔配線の内部リード１０ｂが夫々埋設され
てそれら内部リード１０ｂの一端部に接続する各内部端
子１０ｂ−１が夫々安着溝１０ａの内側底面に形成さ
れ、それら内部リード１０ｂの他端部に接続する各外部
端子１０ｂ−２が夫々安着溝１０ａ外側底面に複数個突
成されている。
【００２４】且つ、前記各内部端子１０ｂ−１上に電導
性接着剤１１が塗布され、該電導性接着剤１１上に、２
つの半導体チップ１２、１２’に設けられたチップパッ
ド（図示せず）を接着することにより、２つの半導体チ
ップ１２、１２’が実装され、パッケージを高集積化さ
せる。そして、２つの半導体チップ１２、１２’の包含
された安着溝１０ａ内はモールディング樹脂により密封
されてモールディング部１３が形成されている。なお、
このように２つの半導体チップ１２、１２’に 限定され
ることなく、それ以上の半導体チップを安着溝１０ａ内
に実装することもできる。
【００２５】叉、前記内部端子１０ｂ−１および外部端
子１０ｂ−２の材料としては、通常、銅が用いられ、該
銅に金（Ａｕ）叉はニッケル（Ｎｉ）層を鍍金して接着
力を向上させることができる。
【００２６】そして、このように形成された前記内部端
子１０ｂ−１の厚さは５〜１００μｍに形成し、外部端
子１０ｂ−２の厚さは１０〜４００μｍに形成する。且
つ、各隣接する外部端子１０ｂ−２間の距離は最小１０
μｍ以上を有するように形成することが好ましく、それ
ら内部端子１０ｂ−１および外部端子１０ｂ−２の面積
は０．２ｍｍ×０．２ｍｍ以上に形成することが好まし
い。
【００２７】叉、前記電導性接着剤１１としては、異方
性電導性接着剤（anisotropic conductive adhesive ；
ＡＣＡ）叉は異方性電導膜（anisotropic conductive f
ilm；ＡＣＦ）が用いられる。前記２つの半導体チップ
１２、１２’のチップパッドと内部端子１０ｂ−１と
は、ＡＣＡ叉はＡＣＦのような電導性接着剤１１を介し
て熱圧着され接合される。
【００２８】即ち、本発明の第１実施形態の半導体パッ
ケージは、２つの半導体チップ１２、１２’に形成され
た複数のチップパッドとの電気的連結関係を考慮して、
図２に示すように、前記基板１０の内側底面（安着溝１
０ａの底面）に前記２つの半導体チップ１２、１２’の
実装部位となる複数の内部端子１０ｂ−１を形成し、前
記基板１０の外側底面に前記各内部端子１０ｂ−１との
電気的連結関係を考慮して複数の外部端子１０ｂ−２を
形成し、それら内部端子１０ｂ−１及び外部端子１０ｂ
−２は前記基板１０底面内に埋設された内部リード１０
ｂの両端に夫々電気的に連結されている。
【００２９】そして、このように構成された本発明の第
１実施形態の半導体パッケージの製造方法においては、
先ず、図３（Ａ）に示すように、上面中央に安着溝１０
ａが形成され、内部リード１０ｂの埋設された基板１０
を形成し、前記内部リード１０ｂの両端に夫々連結され
るように、該基板１０の底面の内側および外側に複数の
内部端子１０ｂ−１および外部端子１０ｂ−２を夫々形
成する。
【００３０】次いで、図３（Ｂ）に示すように、前記内
部端子１０ｂ−１上に電導性接着剤１１を夫々塗布した
後、図３（Ｃ）に示すように、それら電導性接着剤１１
上に２つの半導体チップ１２、１２’のチップパッド
（図示せず）を熱圧着法により接合する。
【００３１】このような工程は、通常、ＡＣＡ／ＡＣＦ
接合、叉はバンプレス（bump-less）工程といわれる
が、詳しく説明すると、前記内部端子１０ｂ−１上に伝
導性接着剤１１のＡＣＡ叉はＡＣＦを塗布し、予め２つ
の半導体チップ１２、１２’及び基板１０の内部端子１
０ｂ−１に形成しておいた十字型叉はロ字型のアライン
キー（align key ）のポジションデータ（position dat
a ）を、フリップチップ装備のコンピューターで合成
し、前記伝導性接着剤１１上に２つの半導体チップ１
２、１２’のチップパッドをアラインして合致させた
後、熱圧着して接合する。この場合、前記内部端子１０
ｂ−１はチップパッドを接合するバンプの役割をするこ
とができる。
【００３２】次いで、このような接合工程が終わると、
図３（Ｄ）に示すように、前記２つの半導体チップ１
２、１２’が覆われるように安着溝１０ａ内をエポキシ
モールディング化合物にてディスペンシング（dispensi
ng）叉はトランスファーモールディング（transfer mol
ding）してモールディング部１３を形成し、本発明の半
導体パッケージの製造を終了する。
【００３３】叉、本発明に係る半導体パッケージの第２
実施形態においては、図４に示すように、半導体チップ
１０の安着溝１０ａ内に実装される２つの半導体チップ
１２、１２’の上部面が外部に露出されるようにモール
ディング部１３を形成して高集積化させると共に、熱放
出効果を極大化させたもので、その他は第１実施形態と
同様に構成される。
【００３４】更に、本発明に係る半導体パッケージの第
３実施形態においては、図５に示すように、基板２０の
上面中央部位に第１安着溝２０ａが形成され、第１安着
溝２０ａの中央部に第２安着溝２０ｂが形成されてい
る。この第１安着溝２０ａおよび第２安着溝２０ｂの底
面内部には複数の電導性内部リード２０ｃが埋設されて
おり、前記第１安着溝２０ａ及び第２安着溝２０ｂの内
側底面上には、各内部リード２０ｃの一端部と接続する
ように複数の内部端子２０ｃ−１が形成されている。
【００３５】一方、基板２０の下面中央部位には、第２
安着溝２０ｂの挿合できる大きさの突出部２０ｄが形成
されており、この突出部２０ｄの下面には、各内部リー
ド２０ｃの他端部と接続するように複数の外部端子２０
ｃ−２が形成されている。
【００３６】これらの内部端子２０ｃ−１および外部端
子２０ｃ−２の材料としては、通常、銅が用いられ、こ
の銅に金叉はニッケル層を鍍金して接着力を向上させる
こともできる。
【００３７】且つ、前記内部端子２０ｃ−１の厚さは５
〜１００μｍに形成し、外部端子２０ｃ−２の厚さは１
０〜４００μｍに形成する。叉、隣接する外部端子２０
ｃ−２間の距離は最小１０μｍ以上を有するように形成
することが好ましく、内部端子２０ｃ−１および外部端
子２０ｃ−２の面積は０．２ｍｍ×０．２ｍｍ以上に形
成することが好ましい。
【００３８】また、内部端子２０ｃ−１上にはＡＣＡ叉
はＡＣＦのような電導性接着剤２１が夫々配設され、第
２安着溝２０ｂの内側底面上に形成された内部端子２０
ｃ−１上には、接着剤２１を介して各チップパッドが熱
圧着して接着された半導体チップ２２が実装されてお
り、第２安着溝２０ｂ内はモールディング部２３で密封
されている。
【００３９】そして、このような基板２０を複数積層す
ることで高集積化された多層の積層形半導体パッケージ
が構成される。すなわち、基板２０の第１安着溝２０ａ
内に基板２０’の突出部２０ｄを挿合し、基板２０の前
記第１安着溝２０ａ内側底面上に設けられた内部端子２
０ｃ−１と、基板２０’の突出部２０ｄ’下面に設けら
れた前記外部端子２０ｃ−２’とを、電導性接着剤２１
を介して接続し、積層する。この時、基板２０、２０’
の上面及び下面に十字型叉はロ字型のアラインキーを形
成しておき、半導体チップのボンディング時と同様にア
ラインして積層する。
【００４０】また、基板２０’の第１安着溝２０ａ’内
側底面に形成された内部端子２０ｃ−１’が覆われるよ
うにエポキシモールディング化合物でが密封したモール
ディング部２３’が形成してある。
【図面の簡単な説明】
【図１】 本発明の第１実施形態の構造を示した縦断面
図
【図２】 本発明の第１実施形態の基板を示した平面図
及び底面図
【図３】 本発明の第１実施形態の製造工程を示した従
断面図
【図４】 本発明の第２実施形態を示した縦断面図
【図５】 本発明の第３実施形態を示した縦断面図
【図６】 従来のＢＧＡ半導体パッケージの構造を示し
た縦断面図
【図７】 従来のＢＧＡ半導体パッケージの製造工程を
示した縦断面図
【符号の説明】
１０、２０、２０’ 基板 １０ａ 安着溝 １０ｂ，２０ｃ 内部リード １０ｂ−１，２０ｃ−１ 内部端子 １０ｂ−２，２０ｃ−２ 外部端子 １１、２１ 電導性接着剤 １２、１２’、２２、２２’ 半導体チップ １３、２３、２３’ モールディング部 ２０ａ 第１安着溝 ２０ｂ 第２安着溝 ２０ｄ 突出部
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/12,23/28,23/50 H01L 25/00

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】上面中央部位に安着溝（１０ａ）が形成さ
    れ該安着溝（１０ａ）の底面内部に複数の電導性内部リ
    ード（１０ｂ）が埋設された基板（１０）と、 前記各内部リード（１０ｂ）の一端部と接続するように
    前記安着溝（１０ａ）の内側底面に形成された複数の内
    部端子（１０ｂ−１）と、 前記各内部リード（１０ｂ）の他端部と接続するように
    前記安着溝（１０ａ）の外側底面に形成された複数の外
    部端子（１０ｂ−２）と、 前記各内部端子（１０ｂ−１）上に配設された電導性接
    着剤（１１）と、 該接着剤（１１）上に各チップパッドが接着された複数
    個の半導体チップ（１２）と、前記安着溝（１０ａ）内
    を密封するモールディング部（１３）と、 を備えたことを特徴とする半導体パッケージ。
  2. 【請求項２】前記モールディング部（１３）は、前記複
    数個の半導体チップ（１２）の上面が外部に露出される
    ように形成された請求項１記載の半導体パッケージ。
  3. 【請求項３】前記内部端子（１０ｂ−１）は、銅で形成
    される請求項１又は請求項２に記載の半導体パッケー
    ジ。
  4. 【請求項４】前記内部端子（１０ｂ−１）の表面に、金
    またはニッケルが鍍金される請求項３記載の半導体パッ
    ケージ。
  5. 【請求項５】前記外部端子（１０ｂ−２）は、銅で形成
    される請求項１〜請求項４のいずれか１つに記載の半導
    体パッケージ。
  6. 【請求項６】前記外部端子（１０ｂ−２）の表面に、金
    またはニッケルが鍍金される請求項５記載の半導体パッ
    ケージ。
  7. 【請求項７】前記接着剤（１１）は、異方性電導性接着
    剤である請求項１〜請求項６のいずれか１つに記載の半
    導体パッケージ。
  8. 【請求項８】前記接着剤（１１）は、異方性電導膜であ
    る請求項１〜請求項６のいずれか１つに記載の半導体パ
    ッケージ。
  9. 【請求項９】前記内部リード（１０ｂ）は、複数層の銅
    箔配線により形成される請求項１〜請求項８のいずれか
    １つに記載の半導体パッケージ。
  10. 【請求項１０】上面中央部位に第１安着溝（２０ａ）が
    形成され、該第１安着溝（２０ａ）の中央部に第２安着
    溝（２０ｂ）が形成され、下面中央部位に突出部（２０
    ｄ）が形成され、前記第１安着溝（２０ａ）および第２
    安着溝（２０ｂ）の底面内部に複数の電導性内部リード
    （２０ｃ）が埋設された基板（２０）と、 前記各内部リード（２０ｃ）の一端部と接続するように
    前記第１安着溝（２０ａ）及び第２安着溝（２０ｂ）の
    内側底面上に形成された複数の内部端子（２０ｃ−１）
    と、 前記各内部リード（２０ｃ）の他端部と接続するように
    前記基板（３０）の突出部（２０ｄ）下面に形成された
    複数の外部端子（２０ｃ−２）と、 前記第２安着溝（２０ｂ）の内側底面上に形成された内
    部端子（２０ｃ−１）上に夫々配設された電導性接着剤
    （２１）と、 前記第２安着溝（２０ｂ）の内側底面上に形成された内
    部端子（２０ｃ−１）上に前記接着剤（２１）を介して
    各チップパッドが接着された半導体チップ（２２）と、 前記第２安着溝（２０ｂ）内を密封するモールディング
    部（２３）と、を備え、 複数の前記基板（２０）（２０’）を、一方の前記第１
    安着溝（２０ａ）内に他方の突出部（２０ｄ）を挿合
    し、一方の前記第１安着溝（２０ａ）内側底面上に設け
    られた前記内部端子（２０ｃ−１）と他方の突出部（２
    ０ｄ）下面に設け られた前記外部端子（２０ｃ−２）と
    を前記接着剤（２１）を介して接続し、順次積層したこ
    とを特徴とする半導体パッケージ。
  11. 【請求項１１】前記第２安着溝（２０ａ）内に、複数の
    半導体チップ（２２）が実装される請求項１０記載の半
    導体パッケージ。
  12. 【請求項１２】前記内部端子（２０ｃ−１）は、銅で形
    成される請求項１０または請求項１１に記載の半導体パ
    ッケージ。
  13. 【請求項１３】前記内部端子（２０ｃ−１）の表面に、
    金またはニッケルが鍍金される請求項１２記載の半導体
    パッケージ。
  14. 【請求項１４】前記外部端子（２０ｃ−２）は、銅で形
    成される請求項１０〜請求項１３のいずれか１つに記載
    の半導体パッケージ。
  15. 【請求項１５】前記該外部端子（２０ｃ−２）の表面
    に、金またはニッケルが鍍金される請求項１４記載の半
    導体パッケージ。
  16. 【請求項１６】前記接着剤（２１）は、異方性電導性接
    着剤である請求項１０〜請求項１５のいずれか１つに記
    載の半導体パッケージ。
  17. 【請求項１７】前記接着剤（２１）は、異方性電導膜で
    ある請求項１０〜請求項１５のいずれか１つに記載の半
    導体パッケージ。
  18. 【請求項１８】前記内部リード（２０ｃ）は、複数層の
    銅箔配線により形成される請求項１０〜請求項１７のい
    ずれか１つに記載の半導体パッケージ。
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