JP2936320B2 - 半導体パッケージ - Google Patents
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Description
に係るもので、詳しくは、小型化した多ピン(high pi
n)構造の半導体パッケージに関するものである。
ち、ボールグリッドアレイ(Ball Grid Array ;以下、
BGAと称する)半導体パッケージは、通常、クオード
フラットパッケージ(Quad Flat Package ;以下、Q
FPと称する)よりも3倍程度広いリード間ピッチを有
し2倍以上のピンが配列されるため、広く用いられてい
る。
トリードの幅が細くなってリードの橈みが発生し、印刷
回路基板(printed circuit board ;PCB)に表面実
装するとき、整列及びソルダ量の調節が難しいという短
点を有するが、前記BGA半導体パッケージは、アウト
リードの代わりにソルダボールがその役割をするため、
前記QPFの問題点を解決している。
Pに比べ半導体チップからソルダボールまでの電気的経
路が短いため、電気的抵抗が小さくなって電気的特性も
優秀である。
においては、図6に示すように、基板1上に半導体チッ
プ2が接着剤3により付着され、前記半導体チップ2に
形成されたチップパッドと基板1内に形成された内部リ
ード(図示せず)の一端部とが金属ワイヤ4により連結
されて、該金属ワイヤ4及び半導体チップ2が覆われる
ように基板1上の所定部位がエポキシモールディング化
合物により密封されてモールディング部5が形成されて
いる。且つ、前記基板1の下面に前記内部リードの他端
部と接続された複数個のソルダボール6が付着されてい
る。
ジの製造方法を説明すると、先ず、図7(A)に示すよ
うに、ソーイング(sowing)工程により個別に分離され
た半導体チップ2を基板1上中央部位に接着剤3を用い
て付着するダイボンディング(die bonding )工程と、
図7(B)に示すように、該半導体チップ2上に形成さ
れた複数個のチップパッド(図示せず)と前記基板1内
に形成された内部リード(図示せず)の基端とを金属ワ
イヤ4を用いて電気的に連結するワイヤボンディング
(wire bonding)工程と、図7(C)に示すように、該
金属ワイヤ4及び前記半導体チップ2が覆われるように
基板1上所定部位をエポキシモールディング化合物5に
より密封するモールディング工程と、図7(D)に示す
ように、前記基板1下面の前記内部リード(図示せず)
の他端部に複数個のソルダボール6を電気的に付着する
ソルダボールボンディング(solder ball bonding )工
程と、を順次行うようになっている。
来BGA半導体パッケージにおいては、基板、半導体チ
ップ、及び金属ワイヤの高さによりパッケージの大きさ
が大きくなるため、該パッケージを小型化することに限
界がある。
0.76mmで、隣接するソルダボール間のピッチは
1.27mmであるため、ソルダボールの大きさを最小
化させることに限界があって500ピン以上の多ピン構
成が不可能である。
いて基板の下面に直径300μmのソルダバンプを形成
し500ピン以上の多ピン構造を製造することもできる
が、その工程が複雑で、高価装備の自動化が難しいので
実用化することができないという不都合な点があった。
できる、小型で多ピン構造を有する半導体パッケージを
提供しようとするものである。
項1に係る半導体パッケージにおいては、上面中央部位
に安着溝(recess)が形成され該安着溝の底面内部に複
数の電導性内部リードが埋設された基板と、前記各内部
リードの一端部と接続するように前記安着溝の内側底面
に形成された複数の内部端子と、前記各内部リードの他
端部と接続するように前記安着溝の外側底面に形成され
た複数の外部端子と、前記各内部端子上に配設された電
導性接着剤と、該接着剤上に各チップパッドが接着され
た複数個の半導体チップと、前記安着溝内を密封するモ
ールディング部と、を備えている。
体チップが接着されるため、パッケージの高さを低くす
ることができる。また、内部端子及び外部端子は、 従来
のソルダボールよりも小さく形成することができるた
め、多ピン構造で小型の半導体パッケージが得られる。
ルディング部は、前記半導体チップの上面が外部に露出
されるように形成され、半導体チップから発生する熱の
放出を容易にする。
上面中央部位に第1安着溝が形成され、該第1安着溝の
中央部に第2安着溝が形成され、下面中央部位に突出部
が形成され、前記第1安着溝および第2安着溝の底面内
部に複数の電導性内部リードが埋設された基板と、前記
各内部リードの一端部と接続するように前記第1安着溝
及び第2安着溝の内側底面上に形成された複数の内部端
子と、前記各内部リードの他端部と接続するように前記
基板の突出部下面に形成された複数の外部端子と、前記
第2安着溝の内側底面上に形成された内部端子上に夫々
配設された電導性接着剤と、前記第2安着溝の内側底面
上に形成された内部端子上に前記接着剤を介して各チッ
プパッドが接着された半導体チップと、前記第2安着溝
内を密封するモールディング部と、を備え、複数の前記
基板を、一方の前記第1安着溝内に他方の突出部を挿合
し、一方の前記第1安着溝内側底面上に設けられた前記
内部端子と他方の突出部下面に設けられた前記外部端子
とを前記接着剤を介して接続し、順次積層して半導体パ
ッケージを形成している。
ージにさらに高集積化することができる。上述したよう
な構成の半導体パッケージでは、請求項11に係る発明
のように、前記安着溝内に、複数の前記半導体チップを
実装することもできる。
求項5、請求項12および請求項14に係る発明のよう
に、銅で形成することができる。さらに、請求項4、請
求項6、請求項13および請求項15に係る発明のよう
に、表面に、金またはニッケルが鍍金された構成とすれ
ば、端子間の接着力が向上する。
求項16に係る発明のように、異方性電導性接着剤を用
いるか、請求項8および請求項17のように、異方性電
導膜を用いればよい。
項18に係る発明のように、複数層の銅箔配線により形
成すればよい。
パッケージにおいては、内部リードの役割をする内部端
子と半導体チップパッド間の接続をワイヤボンディング
を行わずにACA/ACF接続技術を用いるようになっ
ているため、チップパッドと内部端子間の間隔が、既存
の150μm〜200μmから、30μm〜40μmま
で短縮され、内部端子および外部端子の大きさも既存の
ソルダボールの大きさよりも小さくなって、500ピン
以上の多ピン構造の半導体パッケージを製造し得るとい
う効果がある。
にダイボンディングを行って半導体のチップパッドをA
CA/ACF技術により接続するようになっているた
め、半導体の製造工程が簡単化されるという効果があ
る。
内に半導体チップを実装するようになっているため、半
導体チップを安全に保護し得ると共にパッケージの高さ
を低くして半導体パッケージの薄型化を図り得るという
効果がある。
するか、叉は基板を積層して複数層のパッケージを製造
することができるため、高集積化された薄形の積層型パ
ッケージを製造し得るという効果がある。
に基づいて説明する。先ず、本発明に係る半導体パッケ
ージの第1実施形態においては、図1に示すように、印
刷回路基板(printed circuit board )叉はセラミック
基板(ceramic board )等からなる基板10の中央部位
に安着溝10aが形成され、該安着溝10aの底面内部
に複数層の銅箔配線の内部リード10bが夫々埋設され
てそれら内部リード10bの一端部に接続する各内部端
子10b−1が夫々安着溝10aの内側底面に形成さ
れ、それら内部リード10bの他端部に接続する各外部
端子10b−2が夫々安着溝10a外側底面に複数個突
成されている。
性接着剤11が塗布され、該電導性接着剤11上に、2
つの半導体チップ12、12’に設けられたチップパッ
ド(図示せず)を接着することにより、2つの半導体チ
ップ12、12’が実装され、パッケージを高集積化さ
せる。そして、2つの半導体チップ12、12’の包含
された安着溝10a内はモールディング樹脂により密封
されてモールディング部13が形成されている。なお、
このように2つの半導体チップ12、12’に 限定され
ることなく、それ以上の半導体チップを安着溝10a内
に実装することもできる。
子10b−2の材料としては、通常、銅が用いられ、該
銅に金(Au)叉はニッケル(Ni)層を鍍金して接着
力を向上させることができる。
子10b−1の厚さは5〜100μmに形成し、外部端
子10b−2の厚さは10〜400μmに形成する。且
つ、各隣接する外部端子10b−2間の距離は最小10
μm以上を有するように形成することが好ましく、それ
ら内部端子10b−1および外部端子10b−2の面積
は0.2mm×0.2mm以上に形成することが好まし
い。
性電導性接着剤(anisotropic conductive adhesive ;
ACA)叉は異方性電導膜(anisotropic conductive f
ilm;ACF)が用いられる。前記2つの半導体チップ
12、12’のチップパッドと内部端子10b−1と
は、ACA叉はACFのような電導性接着剤11を介し
て熱圧着され接合される。
ケージは、2つの半導体チップ12、12’に形成され
た複数のチップパッドとの電気的連結関係を考慮して、
図2に示すように、前記基板10の内側底面(安着溝1
0aの底面)に前記2つの半導体チップ12、12’の
実装部位となる複数の内部端子10b−1を形成し、前
記基板10の外側底面に前記各内部端子10b−1との
電気的連結関係を考慮して複数の外部端子10b−2を
形成し、それら内部端子10b−1及び外部端子10b
−2は前記基板10底面内に埋設された内部リード10
bの両端に夫々電気的に連結されている。
1実施形態の半導体パッケージの製造方法においては、
先ず、図3(A)に示すように、上面中央に安着溝10
aが形成され、内部リード10bの埋設された基板10
を形成し、前記内部リード10bの両端に夫々連結され
るように、該基板10の底面の内側および外側に複数の
内部端子10b−1および外部端子10b−2を夫々形
成する。
部端子10b−1上に電導性接着剤11を夫々塗布した
後、図3(C)に示すように、それら電導性接着剤11
上に2つの半導体チップ12、12’のチップパッド
(図示せず)を熱圧着法により接合する。
接合、叉はバンプレス(bump-less)工程といわれる
が、詳しく説明すると、前記内部端子10b−1上に伝
導性接着剤11のACA叉はACFを塗布し、予め2つ
の半導体チップ12、12’及び基板10の内部端子1
0b−1に形成しておいた十字型叉はロ字型のアライン
キー(align key )のポジションデータ(position dat
a )を、フリップチップ装備のコンピューターで合成
し、前記伝導性接着剤11上に2つの半導体チップ1
2、12’のチップパッドをアラインして合致させた
後、熱圧着して接合する。この場合、前記内部端子10
b−1はチップパッドを接合するバンプの役割をするこ
とができる。
図3(D)に示すように、前記2つの半導体チップ1
2、12’が覆われるように安着溝10a内をエポキシ
モールディング化合物にてディスペンシング(dispensi
ng)叉はトランスファーモールディング(transfer mol
ding)してモールディング部13を形成し、本発明の半
導体パッケージの製造を終了する。
実施形態においては、図4に示すように、半導体チップ
10の安着溝10a内に実装される2つの半導体チップ
12、12’の上部面が外部に露出されるようにモール
ディング部13を形成して高集積化させると共に、熱放
出効果を極大化させたもので、その他は第1実施形態と
同様に構成される。
3実施形態においては、図5に示すように、基板20の
上面中央部位に第1安着溝20aが形成され、第1安着
溝20aの中央部に第2安着溝20bが形成されてい
る。この第1安着溝20aおよび第2安着溝20bの底
面内部には複数の電導性内部リード20cが埋設されて
おり、前記第1安着溝20a及び第2安着溝20bの内
側底面上には、各内部リード20cの一端部と接続する
ように複数の内部端子20c−1が形成されている。
安着溝20bの挿合できる大きさの突出部20dが形成
されており、この突出部20dの下面には、各内部リー
ド20cの他端部と接続するように複数の外部端子20
c−2が形成されている。
子20c−2の材料としては、通常、銅が用いられ、こ
の銅に金叉はニッケル層を鍍金して接着力を向上させる
こともできる。
〜100μmに形成し、外部端子20c−2の厚さは1
0〜400μmに形成する。叉、隣接する外部端子20
c−2間の距離は最小10μm以上を有するように形成
することが好ましく、内部端子20c−1および外部端
子20c−2の面積は0.2mm×0.2mm以上に形
成することが好ましい。
はACFのような電導性接着剤21が夫々配設され、第
2安着溝20bの内側底面上に形成された内部端子20
c−1上には、接着剤21を介して各チップパッドが熱
圧着して接着された半導体チップ22が実装されてお
り、第2安着溝20b内はモールディング部23で密封
されている。
ることで高集積化された多層の積層形半導体パッケージ
が構成される。すなわち、基板20の第1安着溝20a
内に基板20’の突出部20dを挿合し、基板20の前
記第1安着溝20a内側底面上に設けられた内部端子2
0c−1と、基板20’の突出部20d’下面に設けら
れた前記外部端子20c−2’とを、電導性接着剤21
を介して接続し、積層する。この時、基板20、20’
の上面及び下面に十字型叉はロ字型のアラインキーを形
成しておき、半導体チップのボンディング時と同様にア
ラインして積層する。
側底面に形成された内部端子20c−1’が覆われるよ
うにエポキシモールディング化合物でが密封したモール
ディング部23’が形成してある。
図
及び底面図
断面図
た縦断面図
示した縦断面図
Claims (18)
- 【請求項1】上面中央部位に安着溝(10a)が形成さ
れ該安着溝(10a)の底面内部に複数の電導性内部リ
ード(10b)が埋設された基板(10)と、 前記各内部リード(10b)の一端部と接続するように
前記安着溝(10a)の内側底面に形成された複数の内
部端子(10b−1)と、 前記各内部リード(10b)の他端部と接続するように
前記安着溝(10a)の外側底面に形成された複数の外
部端子(10b−2)と、 前記各内部端子(10b−1)上に配設された電導性接
着剤(11)と、 該接着剤(11)上に各チップパッドが接着された複数
個の半導体チップ(12)と、前記安着溝(10a)内
を密封するモールディング部(13)と、 を備えたことを特徴とする半導体パッケージ。 - 【請求項2】前記モールディング部(13)は、前記複
数個の半導体チップ(12)の上面が外部に露出される
ように形成された請求項1記載の半導体パッケージ。 - 【請求項3】前記内部端子(10b−1)は、銅で形成
される請求項1又は請求項2に記載の半導体パッケー
ジ。 - 【請求項4】前記内部端子(10b−1)の表面に、金
またはニッケルが鍍金される請求項3記載の半導体パッ
ケージ。 - 【請求項5】前記外部端子(10b−2)は、銅で形成
される請求項1〜請求項4のいずれか1つに記載の半導
体パッケージ。 - 【請求項6】前記外部端子(10b−2)の表面に、金
またはニッケルが鍍金される請求項5記載の半導体パッ
ケージ。 - 【請求項7】前記接着剤(11)は、異方性電導性接着
剤である請求項1〜請求項6のいずれか1つに記載の半
導体パッケージ。 - 【請求項8】前記接着剤(11)は、異方性電導膜であ
る請求項1〜請求項6のいずれか1つに記載の半導体パ
ッケージ。 - 【請求項9】前記内部リード(10b)は、複数層の銅
箔配線により形成される請求項1〜請求項8のいずれか
1つに記載の半導体パッケージ。 - 【請求項10】上面中央部位に第1安着溝(20a)が
形成され、該第1安着溝(20a)の中央部に第2安着
溝(20b)が形成され、下面中央部位に突出部(20
d)が形成され、前記第1安着溝(20a)および第2
安着溝(20b)の底面内部に複数の電導性内部リード
(20c)が埋設された基板(20)と、 前記各内部リード(20c)の一端部と接続するように
前記第1安着溝(20a)及び第2安着溝(20b)の
内側底面上に形成された複数の内部端子(20c−1)
と、 前記各内部リード(20c)の他端部と接続するように
前記基板(30)の突出部(20d)下面に形成された
複数の外部端子(20c−2)と、 前記第2安着溝(20b)の内側底面上に形成された内
部端子(20c−1)上に夫々配設された電導性接着剤
(21)と、 前記第2安着溝(20b)の内側底面上に形成された内
部端子(20c−1)上に前記接着剤(21)を介して
各チップパッドが接着された半導体チップ(22)と、 前記第2安着溝(20b)内を密封するモールディング
部(23)と、を備え、 複数の前記基板(20)(20’)を、一方の前記第1
安着溝(20a)内に他方の突出部(20d)を挿合
し、一方の前記第1安着溝(20a)内側底面上に設け
られた前記内部端子(20c−1)と他方の突出部(2
0d)下面に設け られた前記外部端子(20c−2)と
を前記接着剤(21)を介して接続し、順次積層したこ
とを特徴とする半導体パッケージ。 - 【請求項11】前記第2安着溝(20a)内に、複数の
半導体チップ(22)が実装される請求項10記載の半
導体パッケージ。 - 【請求項12】前記内部端子(20c−1)は、銅で形
成される請求項10または請求項11に記載の半導体パ
ッケージ。 - 【請求項13】前記内部端子(20c−1)の表面に、
金またはニッケルが鍍金される請求項12記載の半導体
パッケージ。 - 【請求項14】前記外部端子(20c−2)は、銅で形
成される請求項10〜請求項13のいずれか1つに記載
の半導体パッケージ。 - 【請求項15】前記該外部端子(20c−2)の表面
に、金またはニッケルが鍍金される請求項14記載の半
導体パッケージ。 - 【請求項16】前記接着剤(21)は、異方性電導性接
着剤である請求項10〜請求項15のいずれか1つに記
載の半導体パッケージ。 - 【請求項17】前記接着剤(21)は、異方性電導膜で
ある請求項10〜請求項15のいずれか1つに記載の半
導体パッケージ。 - 【請求項18】前記内部リード(20c)は、複数層の
銅箔配線により形成される請求項10〜請求項17のい
ずれか1つに記載の半導体パッケージ。
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