JPH1056105A - 半導体デバイスアセンブリ - Google Patents

半導体デバイスアセンブリ

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JPH1056105A
JPH1056105A JP9158032A JP15803297A JPH1056105A JP H1056105 A JPH1056105 A JP H1056105A JP 9158032 A JP9158032 A JP 9158032A JP 15803297 A JP15803297 A JP 15803297A JP H1056105 A JPH1056105 A JP H1056105A
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voltage
external connectors
semiconductor device
device assembly
conductive
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サダナンド・アール・パティル
Tai-Yu Chou
タイ‐ユー・チョウ
Prabhansu Chakrabarti
プラブハンス・チャクラバルティ
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LSI Logic Corp
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Abstract

(57)【要約】 【課題】 入出力回路への電力供給からコア回路への電
力供給を分断させることができる半導体デバイスアセン
ブリを提供する。 【解決手段】 コア回路と入出力回路を備えた一つ以上
の半導体ダイス５０２を有する半導体デバイスパッケー
ジ５００は、双平面の関係にある導電面５２４ａ、５２
４ｂの一組と双平面の関係にある導電面５２４ｃ、５２
４ｄの別の一組とを有するパッケージ基板を使用する。
導電面の複数組が最高位面５０８と最低位面５２０の間
の同一面上に配設される。電力は導電面の一組を経由し
て半導体ダイ５０２のコア回路に供給され、導電面の別
の一組を経由して入出力回路に供給される。これにより
入出力回路をコア回路から分断させることができ、ノイ
ズによって引き起こされるスイッチングの誤動作を最小
化させることができる。コア回路と入出力回路に同一の
電力または別々の電力を供給することが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的に半導体パッ
ケージ、特に半導体パッケージにおける半導体ダイへの
電力分散のための技術に関する。また、本発明は、入出
力回路への電力供給からコア回路への電力供給を分断し
た半導体デバイスアセンブリに関する。
【０００２】
【従来の技術】取り扱いや半導体ダイの外部システムへ
の接続を容易にするため、半導体産業では半導体ダイの
パッケージ化が共通に行われている。半導体ダイのパッ
ケージ化では通常、半導体ダイをパッケージ基板に物理
的に取付けたり、電気的に接続して、半導体デバイスア
センブリを形成する。その後、パッケージ基板を外部シ
ステムに電気的に接続することができるようになる。
（以下、文脈が他の用語、例えば「熱的接続（thermal
connection）」あるいは「機械接合具（mechanicalconn
ector）」によって特に修正されない限りは、「接続す
る（connect)」という用語、あるいは語根「接続する
（connect)」を使った用語、例えば「接続する（connec
ts）」、「接続された（connected)」、「接続している
（connecting）」、または「結合子（connector)」とい
ったような用語は、電気的接続をさすものとする。）
【０００３】半導体ダイは、入手力回路とコア回路の２
つの主要部分に分解される。入手力回路は外部システム
から半導体ダイに送られたすべての信号を受信する。こ
のとき、受信された信号は入手力回路によって緩衝記憶
（バッファ）され、続いてコア回路に送信される。コア
回路は受信した信号を処理し、入出力回路に返信される
処理信号を生成する。入出力回路は処理信号を緩衝記憶
し、その後、外部システムに返信する。信号を受信する
こと、処理すること、そして返信することに加えて、入
出力回路とコア回路には直流電力が供給されなければな
らない。すべの信号と電力は、半導体ダイの活性面に取
付けられた結合パッドを通して半導体ダイを出入りす
る。
【０００４】パッケージ基板は、セラミック、エポキシ
積層板を用いたプリント配線ボード（ＰＣＢ(printed c
ircuit board))（これはプリント配線ボード（ＰＷＢ(p
rinted writing board))としても知られている）などか
ら構成することができる。パッケージ基板は、最高位に
ある面（ここでは通して最高位面と呼ばれるが、外部の
基準に対する位置関係を示すものでは必ずしもない）
と、その最高位面上の中心にあるダイ受け領域（die re
ceiving area）と、最高位面上にあって、その内縁部に
結合指状突起を有するとともにダイ受け領域の周縁部を
囲むように位置する導電トレースとを有する。半導体ダ
イは、ダイ受け領域の中心部に位置する。半導体ダイ上
の結合バッドは、結合線、（半導体ダイが「フリップチ
ップ」の場合の）はんだ突起などを使用して、パッケー
ジ基板上にあるトレースの結合指状突起にそれぞれ電気
的に接続される。トレースは一般的には、パッケージ基
板を通過して最高位面とは反対側のもう一つの別の面
（ここでは通して最低位面と呼ばれるが、外部の基準に
対する位置関係を示すものでは必ずしもない）に通ずる
（メッキされた貫通ホールである）伝導路（バイア、vi
a)などに接続する。さらに伝導路は、パッケージを抜け
出て、通常、ボール突起、ピンなどの外部の結合子（以
下、外部結合子）で終点となる他のトレースに接続す
る。完成した半導体デバイスアセンブリは外部システム
に接続される。ここでパッケージ基板は、すべての信号
や電力が、そこを経由して半導体ダイへ、または半導体
ダイからそこを経由して、伝えられる直接の通路として
の役割を果たす。
【０００５】図１６、図１７、図１８、図１９、及び図
２０は代表的な従来技術による半導体デバイスアセンブ
リを示している。図１６は従来技術によるパッケージ基
板で、単一の誘電体（絶縁体）層パッケージ基板を使用
している。（以下、文脈が他の用語、例えば「熱的絶縁
（thermal insulation）」あるいは「熱絶縁体（therma
l insulator)」によって特に修正されない限りは、「絶
縁する（insulate）」という用語、あるいは語根「絶縁
する（insulate）」を使った用語、例えば「絶縁された
（insulated)」、「絶縁している（insulating）」、ま
たは「絶縁するもの（insulator)」といったような用語
は、電気的絶縁を指すものとする。）図１７、図１８、
及び図１９は、３つの誘電体層を使用した従来技術によ
るパッケージ基板を示している。図２０は、５つの誘電
体層を使用した従来技術によるパッケージ基板を示して
いる。
【０００６】ここで図１６参照すると、従来技術による
半導体デバイスアセンブリ１００は略切断面図の中に示
されている。アセンブリ１００はフリップチップ半導体
ダイ１０２とパッケージ基板１０４を有する。パッケー
ジ基板１０４は（絶縁する）単一の誘電体層１０６を使
用している。最高位面１０８は中心的に位置するダイ受
け領域１１０を有する。またダイ受け領域１１０は最高
位トレース１１２に囲まれている。（説明を簡明にする
ために、たくさんあるこのような最高位トレースの内、
ただ２つだけが示されている。）半導体ダイ１０２は、
最高位トレース１１２と一対一に電気的に接続した結合
パッド１１４（説明を簡明にするために、たくさんある
このような結合パッドの内、ただ２つだけが示されてい
る）を有する。各最高位トレース１１２は伝導路（バイ
ア）１１６と一対一に電気的に接続している（説明を簡
明にするために、たくさんあるこのような伝導路の内、
ただ５つだけが示されている）。伝導路１１６はさらに
最低位面１２０上のあるそれぞれの最低位トレース１１
８に電気的に接続している。最低位トレース１１８は外
部接合子１２２（ここでは、はんだボール突起として示
されており、説明を簡明にするために、たくさんあるこ
のようなはんだ外部接合子の内、ただ少数が示されてい
る。）で終点となっている。
【０００７】この従来技術によるパッケージ基板１０４
では、各半導体結合パッド１１４には、最高位トレース
１１２、伝導路（バイア）１１６、最低位トレース１１
８、そして外部結合子１２２を含んだ専用通路が一様に
付随している。それゆえ、（特に図示されていない）す
べての半導体信号結合パッドはもちろんのこと、正また
は負の電力電圧を（特に図示されていない）コア回路に
接続するために使用される半導体ダイ上の各結合パッド
と、正または負の電力電圧を（特に図示されていない）
入出力回路に接続するために使用される半導体ダイ上の
各結合パッドと、には各々専用通路が付随している。
【０００８】半導体ダイの能力が増大するにつれ、（コ
ア回路と入出力回路の両方あるいはいずれかへの）専用
信号通路及び専用正負電圧電力通路についての寄生イン
ダクタンスが重要になる。これらの寄生インダクタンス
のいくつかを最小にするための方法は、正電圧電力通路
のすべてを最高位トレースと最低位トレースとの間に位
置する第１の導電面に電気的に接続することと、負電圧
電力通路のすべてを第１の導電面と双平面でしかも最高
位トレースと最低位トレースとの間に位置する第２の導
電面に電気的に接続することである。（以下、文脈が他
の用語、例えば「熱伝導（thermal conduction）」ある
いは「熱伝導体（thermal conductor)」によって特に修
正されない限りは、「伝導する（conduct)」という用
語、あるいは語根「伝導する（conduct)」を使った用
語、例えば「伝導する（conducts）」、「伝導された
（conducted)」、「伝導している（conducting）」、
「伝導（conduction）」、「伝導的（conductive）」ま
たは「伝導体（conductor)」といったような用語は、電
気的伝導をさすものとする。）
【０００９】ここで図１７及び図１８を参照すると、そ
こには第１、２の導電面２２４ａ、ｂを有する従来技術
による半導体デバイスアセンブリ２００が示されてい
る。図１７は略切断面図である。図１８は略部分切除平
面図であり、そこには、説明の目的から、半導体デバイ
スアセンブリ２００の３つの四分の一区画２２、２３、
そして２４が段々の深さに切り出されている。半導体デ
バイスアセンブリ１００と同様に、半導体デバイスアセ
ンブリ２００は（ただ図１７に図示された）半導体ダイ
２０２とパッケージ基板２０４を有する。パッケージ基
板２０４は最高位トレース２１２（これは図１８の四分
の一区画２１に部分的に示されている）に囲まれたダイ
受け領域２１０を有する最高位面２０８と、最低位トレ
ース２１８と外部結合子２２２（これは図１８の四分の
一区画２４に部分的に示されている）を有する最低位面
２２０を持つ。
【００１０】半導体デバイスアセンブリ１００とは異な
って、半導体デバイスアセンブリ２００は３つの誘電体
層２０６ａ、ｂ、ｃを有する。誘電体層２０６ａ、ｂ、
ｃは、それぞれ、第１の導電面２２４ａから最高位トレ
ース２１２を絶縁し、第２の導電面２２４ｂから第１の
導電面２２４ａを絶縁し、そして、最低位トレース２１
８と外部結合子２２２から第２の導電面２２４ｂを絶縁
する。第１の導電面２２４ａは図１８の四分の一区画２
２に部分的に示され、第２の導電面２２４ｂは図１８の
四分の一区画２３に部分的に示されている。半導体ダイ
２０２は、結合線２２６（ここでは説明の便宜のため
に、たくさんあるこのような結合線の内、ただ２つが示
されている。）を使って最高位トレース２１２と一対一
に結合している結合パッド２１４（ここでは説明の便宜
のために、たくさんあるこのような結合パッドの内、た
だ２つが示されている）を有する。
【００１１】信号を半導体ダイ２０２に送る、または半
導体ダイ２０２から送られるために使用される各最高位
トレース２１２ｅは、それぞれの最低位トレース２１８
ｅと外部結合子２２２ｅに信号伝導路２１６ｅ（ここで
は図示を明確にするために、たくさんあるこのような信
号伝導路の内、ただ２つが示されている）を介して一対
一に結合している。信号伝導路２１６ｅは３つの誘電体
層２０６ａ、ｂ、ｃと、２つの導電面２２４ａ，ｂのそ
れぞれの中にある電気的絶縁ホール２２８ａ、ｂを通過
する。
【００１２】すべての正電圧電力通路は一つの導電面に
接続され、すべての負電圧電力通路は残った一方の導電
面に接続される。たとえば、各コア回路の正電圧電力通
路の最高位のトレース２１２ａは、第１の導電面２２４
ａに接続している伝導路２１６ａに接続される。各入出
力回路の正電圧電力通路の最高位のトレース２１２ｃ
は、同じく第１の導電面２２４ａに接続している伝導路
２１６ｃに接続される。第１の導電面２２４ａはさらに
伝導路２１６ｐを介して最低位トレース２１８ｐと外部
結合子２２２ｐに接続される。
【００１３】各コア回路の負電圧電力通路の最高位のト
レース２１２ｂは、第２の導電面２２４ｂに接続してい
る伝導路２１６ｂに接続される。各入出力回路の負電圧
電力通路の最高位のトレース２１２ｄは、同じく第２の
導電面２２４ｂに接続している伝導路２１６ｄに接続さ
れる。第２の導電面２２４ｂはさらに伝導路２１６ｎを
介して最低位トレース２１８ｎと外部結合子２２２ｎに
接続される。
【００１４】
【発明が解決しようとする課題】しかしながら、パッケ
ージ基板２０４は専用の信号通路と正及び負の電圧電力
通路の間の寄生インダクタンスを最小化するけれども、
以下に述べる２つの欠点が存在する。第１に、最近の半
導体ダイではコア回路と入出力回路の数量が増大してる
ために、グラウンドバウンスに関する影響が重要になり
つつある。コア回路のスイッチング動作によって発生す
るノイズ（コアノイズと呼ばれる）と入出力回路の同時
スイッチング動作によって発生するノイズ（同時スイッ
チングノイズまたはＳＳＮと呼ばれる）が十分大きな場
合、グラウンドバウンスは、共通の電力面を使用するこ
とによってコア回路と（または）入出力回路における望
ましくないスイッチングの誤動作が発生してしまうほど
十分著しいものとなる可能性がある。この構造を使用し
ている半導体デバイスのエンドユーザは、ある条件の下
では、この現象に適応するとともにそれを最小化するた
め、システムの能力を下げざるを得なくなっている。
【００１５】第２に、パッケージ基板２０４は、コア回
路と入出力回路に別々の電源を接続する方法を提供して
いない。コア回路と入出力回路に対する電源を別々にす
ることは、グラウンドバウンスによるスイッチングの誤
動作を最小化する上でのぞましい。また、コア回路があ
る一つの電位（たとえば、５ボルト）にある電力を必要
とし、そして入出力回路が別の電位（たとえば、３．３
ボルト）にある電力を必要したときにもそうすることが
望ましい。
【００１６】図１９と図２０はそれぞれ、従来技術によ
る半導体デバイスアセンブリ３００と４００を略切断立
体図の中に示している。半導体デバイスアセンブリ３０
０と４００は両方とも、半導体デバイスアセンブリ２０
０のパッケージ基板２０４の欠点を、コア回路の電力通
路を入出力回路の電力通路から分断することによって克
服しよとしたもである。
【００１７】図１９を参照すると、パッケージ基板３０
４は、たとえば、コア回路の電力通路を第１または第２
の電力面２２４ａ、ｂのいずれかに非電気的に接続する
ことによって、入出力回路の電力通路からコア回路の電
力通路を分断している。その代わりに、各コア回路の正
電圧電力の最高位トレース３１２ａは、最低位トレース
３１８ａと外部結合子３２２ａに接続している伝導路３
１６ａに接続される。各コア回路の負電圧電力の最高位
トレース３１２ｂは、最低位トレース３１８ｂと外部結
合子３２２ｂに接続している伝導路３１６ｂに接続され
る。パッケージ基板３０４はパッケージ２０４に付随し
たスイッチングの誤動作を最小化するが、しかし、コア
回路の電力通路に関するインピーダンスが増大するた
め、それによって半導体ダイのコア回路の能力が低下す
る可能性がある。
【００１８】図２０を参照すると、パッケージ４０４
は、コア回路の電力通路を第１または第２の電力面２２
４ａ、ｂのいずれかに非電気的に接続することによっ
て、しかしその代わりに２つの付加的な電力面４２４
ａ、ｂと２つの付加的な誘電体層４０６ａ，ｂを与える
ことによって、入出力回路の電力通路からコア回路の電
力通路を分断している。パッケージ基板４０４はパッケ
ージ２０４に付随したスイッチングの誤動作を最小化す
るが、しかし、誘電体層と電力面の数が増大するため
に、生産コストが２０から３０パーセント増大し、生産
力を低下させる生産欠陥が増大することはもちろんのこ
と、パッケージ基板４０４が受け入れがたいほど厚くな
る可能性がある。
【００１９】従って本発明が必要とするものは、パッケ
ージ基板における専用信号通信路とコア回路及び入出力
回路両者との間の寄生インダクタンスを最小化し、半導
体ダイのコア回路と（または）入出力回路におけるスイ
ッチングの誤動作を最小化し、電力通路が最小インピー
ダンスにあるコア回路基板及び入出力回路に接続した、
実質的に同一のまたは異なった電圧を持った電源を別々
にすることができ、そしてパッケージ基板が受け入れ可
能な厚さと受け入れ可能な生産量を有するように３つの
誘電体層を有するパッケージ基板を使用するとができ
る、半導体デバイスアセンブリである。
【００２０】本発明の目的は、３つの誘電体層と２つ以
上の導電面を備え、それによって、入出力トレースの経
路指示と、外部結合子と、入出力回路電力とアースのた
めの一組の面及びコア回路電力とアースのための一組の
面と、を提供するのに必要とされる層数を最小化する半
導体デバイスアセンブリを提供することである。
【００２１】本発明の他の目的は、その中で、半導体ダ
イのコア回路の電力通路が第１の双平面（biplanar）の
関係にある導電電力面の組（ＶＤＤとＶＳＳ）に接続さ
れ、入出力回路の電力通路が第２の双平面の関係にある
導電電力面の組（ＶＤＤ２とＶＳＳ２）に接続されると
もに第１及び２の導電電力面の組が絶縁され、パッケー
ジ基板が３つの誘電体層を有する、半導体デバイスアセ
ンブリを提供することである。
【００２２】本発明の他の目的は、半導体ダイのコア回
路と（または）入出力回路におけるグランドバンスによ
って誘発されるスイッチングの誤動作を最小化し、ま
た、コア回路電力通路及び入出力回路電力通路の両者に
おけるインピーダンスを最小化するパッケージ基板を備
えた半導体デバイスアセンブリを提供することである。
【００２３】本発明の他の目的は、コア回路電力通路及
び入出力回路電力通路におけるインダクタンスを最小化
して、コア論理スイッチングと入出力スイッチングの結
果として発生するスイッチングノイズを減少させるパッ
ケージ基板を備えた半導体デバイスアセンブリを提供す
ることである。
【００２４】本発明の他の目的は、生産コストを減少さ
せるために層数が最小化されたパッケージ基板を備えた
半導体デバイスアセンブリを提供することである。本発
明の他の目的は、パッケージ能力を向上させるため、パ
ッケージ基板の中で最小数の誘電体層を使用して入出力
電力面とコア電力面とが分断された半導体デバイスアセ
ンブリを提供することである。
【００２５】本発明の他の目的は、電気的能力が最適化
されたパッケージ基板を備えた半導体デバイスアセンブ
リを提供することである。
【００２６】本発明の利点は、半導体ダイのコア回路を
ある電位を持った第１の電源に接続し、入手力回路を第
１の電源または第２の独立電源と等しいまたは異なった
電位を持った別の電源に接続することができることであ
る。
【００２７】本発明のさらなる目的、利点、そして新規
特徴については、以下に詳細に説明する。また、これら
のことは当業者にとって追行の際に明かとなり、実施に
よって了解することができる。本発明の目的と利点につ
いては特に特許請求の範囲の諸項において指摘される手
段と組み合わせによって認識及び獲得することができ
る。
【００２８】
【課題を解決するための手段】本発明によれば、上記目
的と他の諸目的、利点、そして特徴は、パッケージ基板
と一つ以上の半導体ダイを有する半導体デバイスアセン
ブリによって達成される。パッケージ基板は、最高位
面、最低位面、そして第１及び第２の導電パタンを有す
る。最高位面は誘電体層によって第１の導電パタンから
分離され、第１の導電パタンは別の誘電体層によって第
２の導電パタンから分離され、そして第２の導電パタン
はさらに別の誘電体層によって第２の導電パタンから分
離される。最低位面は多数の信号結合子、一つ以上の第
１の電力外部結合子、一つ以上の第２の電力外部結合
子、一つ以上の第３の電力外部結合子、そして一つ以上
の第４の電力外部結合子を備える。
【００２９】第１の導電パタンは、同一平面上で互いに
絶縁された第１及び第３の導電面を有する。また第１の
導電面は一つ以上の第１の電力外部結合子に接続され、
第３の導電面は一つ以上の第３の電力外部結合子に接続
される。
【００３０】第２の導電パタンは、同一平面上で互いに
絶縁された第２及び第４の導電面を有する。また第２の
導電面は一つ以上の第２の電力外部結合子に接続され、
第４の導電面は一つ以上の第４の電力外部結合子に接続
される。第１及び第２の導電面は双平面の関係にあり、
一つの電気コンデンサを形成する。第３及び第４の導電
面は双平面の関係にあり、一つの電気コンデンサを形成
する。
【００３１】一つ以上の半導体ダイスがパッケージ基板
の上に配設される。多数の信号結合パッドが多数の信号
トレースに一対一に接続され、多数の信号トレースは多
数の信号伝導路に接続される。また、多数の信号伝導路
は多数の最低位信号トレースに接続される。
【００３２】一つ以上の第１の電力結合パッドが第１の
導電面に接続され、そして一つ以上の第２の電力結合パ
ッドが第２の導電面に接続される。それによって、第１
及び第２の電力結合パッドを第１及び第２の電力外部結
合子にそれぞれ電気的に接続し、第１及び第２のコア回
路の電力通路を形成する。
【００３３】一つ以上の第３の電力結合パッドが第３の
導電面に接続され、そして一つ以上の第４の電力結合パ
ッドが第４の導電面に接続される。それによって、第３
及び第４の電力結合パッドを第３及び第４の電力外部結
合子にそれぞれ電気的に接続し、第３及び第４の入出力
回路の電力通路を形成する。
【００３４】第１及び第２のコア回路の電力通路がそれ
ぞれ第１、第２の導電面を通して接続し、第３及び第４
のコア回路の電力通路がそれぞれ第３、第４の導電面を
通して接続するので、コア回路に対する電力は入出力回
路に対する電力から分断されている。電力的に分断され
ているので、コアノイズと、同時スイッチングノイズに
よって誘発されたグランドバウンスとによって引き起こ
される半導体ダイのコア回路及び（または）入出力回路
におけるスイッチングの誤動作が最小化される。さら
に、すべての電力通路が導電面を通して接続するので、
信号通路及び電力通路の寄生インダクタンスが最小化さ
れることははもちろのこと、すべての電力通路のインピ
ーダンスも最小化される。
【００３５】一つ以上の第１の電力外部結合子が第１の
電圧に接続し、一つ以上の第２の電力外部結合子が第２
の電圧に接続することができる。また一つ以上の第３の
電力外部結合子が第３の電圧に接続し、一つ以上の第４
の電力外部結合子が第４の電圧に接続することができ
る。第１及び第２の電圧は第１の電源から得られ、第３
及び第４の電圧は第１の電源または第２の電源のいずれ
かから得られる。
【００３６】一つの電源に接続されようと２つの電源に
接続されようと、第１の電圧を第２の電圧に関して負、
そして第３の電圧を第４の電圧に関して負にすることが
できる。２つの電源が使用された場合は、第１及び第３
の電圧の（外部結合子で計測された）電圧差が実質的に
ゼロになるように、第１及び第３の電圧を一緒に接続す
ることができる。一方、第１の電圧を第２の電圧に関し
て正、そして第３の電圧を第４の電圧に関して正にする
ことができる。また２つの電源が使用された場合に、第
２及び第４の電圧の（外部結合子で計測された）電圧差
が実質的にゼロになるように、第２及び第４の電圧を一
緒に接続することができる。
【００３７】一つの電源に接続されようと２つの電源に
接続されようと、第１及び第２の電圧の間の（外部結合
子で計測された）電圧差を実質的に第３及び第４の電圧
の間の（外部結合子で計測された）電圧差に等しくでき
る。たとえば、第１及び第２の電圧の間の電圧差を４．
５ボルトから５．５ボルトの間、第３及び第４の電圧の
間の電圧差を４．５ボルトから５．５ボルトの間にする
ことができる。逆に、第１及び第２の電圧の間の（外部
結合子で計測された）電圧差を実質的に第３及び第４の
電圧の間の（外部結合子で計測された）電圧差と異なる
ようにするこができる。たとえば、第１及び第２の電圧
の間の電圧差を４．５ボルトから５．５ボルトの間、第
３及び第４の電圧の間の電圧差を２．５ボルトから４．
０ボルトの間にすることができる。またこの逆にするこ
ともできる。
【００３８】他のさらなる目的、特徴、そして利点は、
開示の目的のために与えられた以下の本発明の好ましい
実施形態の記述と添い付けの図面から明らかになるであ
ろう。
【００３９】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しながら詳細に説明する。ただし図面において、同
一要素は同じ番号が与えられており、類似の要素は同一
番号と異なった添え字で代表されている。
【００４０】図１、図２、図３、図４、及び図５を参照
して、本発明の好ましい実施の一形態を説明する。図１
及び図２は本発明を２つの異なった略切断立体図の中に
示している。図１は説明の便宜のためにの、伝導路によ
って導電面の眺めが妨害されていない図である。図２は
いかに導電面が伝導路と統合されているかを示してい
る。
【００４１】図３は本発明を略部分切除平面図において
示しており、そこでは説明の便宜のために、半導体デバ
イスアセンブリの四分の一区画５２、５３、５４が段々
の深さに（すなわち、最高位面から最低位面にかけて）
切り出されている。
【００４２】図４及び図５は本発明を２つの略切除平面
図の中に示している。図４では、説明の便宜のために、
第１の導電パタンを露にするために第１の誘電体層５０
６ａが切り出されている。図５では、説明の便宜のため
に、第２の導電パタンを露にするために第１及び第２の
誘電体層５０６ａ、５０６ｂが切り出されている。
【００４３】半導体デバイスアセンブリ５００は半導体
ダイ５０２（これは図３には部分的に示されている）と
パッケージ基板５０４を有する。パッケージ基板５０４
は、最高位トレース５１２ａ〜ｅ（これらは図３には部
分的に示されている）によって囲まれたダイ受け領域５
１０を有する最高位面５０８と、最低位トレース５１８
ａ〜ｅと外部結合子５２２ａ〜ｅ（これらは図３の四分
の一区画５４には部分的に示されている）を有するを最
低位面５２０を持つ。最高位トレース５１２ａ〜ｅと最
低位トレース５１８ａ〜ｅは、金合金、アルミニウム合
金、そして銅合金などから加工することができる。外部
結合子５２２ａ〜ｅははんだボール突起（これは図示さ
れている）、ピン（これは図示されていない）などとす
ることができる。
【００４４】図１及び図２に最もよく示されているよう
に、半導体ダイ５０２はダイ受け領域５１０の中のパッ
ケージ基板５０４上に位置している。半導体ダイ５０２
は、エポキシ５３２または他の有機的もしくは非有機的
な接着剤を使用して、ダイ受け領域５１０の中のパッケ
ージ基板５０４に機械的に取付けられる。
【００４５】図３に最もよく示されているように、半導
体ダイ５０２は（図示されていない）コア回路、（図示
されていない）入出力回路、コア回路のための第１の電
力結合パッド５１４ａ、コア回路のための第２の電力結
合パッド５１４ｂ、入出力回路のための第３の結合パッ
ド５１４ｃ、入出力回路のための第４の結合パッド５１
４ｄ、そして信号結合パッド５１４ｅを有する。結合パ
ッド５１４ａ〜ｅ（説明の便宜のために、たくさんある
このような結合パッドの内、ただ２、３個だけが示され
ている）は、結合線５２６ａ〜ｅ（説明の便宜のため
に、たくさんあるこのような結合線の内、ただ２、３個
だけが示されている）を使用して、それぞれ最高位トレ
ース５１２ａ〜ｅ（明らかに示すため、たくさんあるこ
のような最高位トレースの内、ただ２、３個だけが示さ
れている）と一対一に接続される。本発明の精神を離れ
ることなく、半導体ダイは他に、（図示されていない）
フリップチップまたは（図示されていない）テープによ
って自動化された技術を使用してパッケージ基板５０４
に機械的そして電気的に接続することがきる。
【００４６】図１、図３、図４、及び図５に最もよく示
されているように、半導体デバイスアセンブリ５００は
さらに、３つの誘電体層５０６ａ、ｂ、ｃ（これは図１
に最もよく示されている）と、第１及び第３の導電面５
２４ａ、５２４ｃ（これは図４に最もよく示され、図３
の四分の一区画５２には部分的に示されているている）
を有する第１の導電面パタンと、そして第２及び第４の
導電面５２４ｂ、５２４ｄ（これは図５に最もよく示さ
れ、図３の四分の一区画５３には部分的に示されてい
る）を有する第２の導電面パタンを有する。誘電体層５
０６ａは、第１及び第３の導電面５２４ａ、５２４ｃか
ら最高位トレース５１２ａ〜ｅを絶縁する。誘電体層５
０６ｂは、第２及び第４の導電面５２４ｂ、５２４ｄか
ら第１及び第３の導電面５２４ａ、５２４ｃを絶縁す
る。また誘電体層５０６ｃは、第２及び第４の導電面５
２４ｂ、５２４ｄから最低位トレース５１８ａ〜ｅと外
部結合子５２２ａ〜ｅを絶縁する。誘電体層５０６ａ、
ｂ、ｃは、エポキシ、ポリイミド、ファイバグラスで補
強されたプラスチック、セラミック、ＰＴＦＥなどから
製造することができる。導電面は、金合金、アルミニウ
ム合金、そして銅合金などから加工することができる。
【００４７】第１及び第３の導電面５２４ａ、ｃは互い
に絶縁ギャップ５３０ａによって電気的に分離すること
ができる。より好ましくは、第１の導電面５２４ａは、
第３の導電面５２４ｃの中の、それによって囲まれた島
である（これは図４に最もよく示されている）。同様
に、第２及び第４の導電面５２４ｂ、ｄは互いに別の絶
縁ギャップ５３０ｂによって電気的に分離することがで
きる。より好ましくは、第２の導電面５２４ｂは、第４
の導電面５２４ｄの中の、そしてそれによって囲まれた
島である（これは図５に最もよく示されている）。
【００４８】図２及び図３に最もよく示されているよう
に、信号を半導体ダイ５０２に送る、または半導体ダイ
５０２から送られるために使用される各最高位トレース
５１２ｅは、信号伝導路５３８（説明の便宜のために、
たくさんあるこのような信号伝導路５３８の内、ただ１
個だけが示されている）によって、それぞれの最低位ト
レース５１８ｅと外部結合子５２２ｅに一対一に接続さ
れる。信号伝導路５３８は３つの誘電体層５０６ａ、
ｂ、ｃを通過し、第３及び第４の導電面５２４ｃ、５２
４ｄの中の電気的絶縁ホール５２８を通過する。
【００４９】第１の導電面５２４ａは、最高位伝導路５
３４ａを介して最高位トレース５１２ａに接続し、第１
の導電面はまた、第１の電力結合子５１４ａを外部結合
子５２２ａに接続する第１の電力通路を形成している最
低位伝導路５３６ａを介して最低位トレース５１８ａに
接続している。第２の導電面５２４ｂはまた、最高位伝
導路５３４ｂを介して最高位トレース５１２ｂに接続
し、第３の導電面はまた、第２の電力結合子５１４ｂを
外部結合子５２２ｂに接続する第２の電力通路を形成し
ている最低位伝導路５３６ｂを介して最低位トレース５
１８ｂに接続している。第１及び第２の導電面５２４
ａ、ｂはそれぞれ、最低位伝導路５３６ａと最高位伝導
路５３４ｂがそれぞれ、それを経由して通過することが
できる絶縁されたホールを有する。第１及び第２の導電
面５２４ａ、ｂは、双平面の関係にあって誘電体層５０
６ｂによって分離され、第１の電圧が外部結合子５２２
ａに加圧され、第２の電圧が外部結合子５２２ｂに加圧
されたときに一つの電気的コンデンサを形成する導電面
の組を形成する。
【００５０】第３の導電面５２４ｃは最高位伝導路５３
４ｃを介して最高位トレース５１２ｃに接続し、第３の
導電面５２４ｃはまた、第３の電力結合子５１４ｃを外
部結合子５２２ｃに接続する第３の電力通路を形成して
いる最低位伝導路５３６ｃを介して最低位トレース５１
８ｃに接続している。第４の導電面５２４ｄはまた、最
高位伝導路５３４ｄを介して最高位トレース５１２ｄに
接続し、第４の導電面はまた、第４の電力結合子５１４
ｄを外部結合子５２２ｄに接続する第４の電力通路を形
成している最低位伝導路５３６ｄを介して最低位トレー
ス５１８ｄに接続している。第３及び第４の導電面５２
４ｃ、５２４ｄはそれぞれ、最低位伝導路５３６ｃと最
高位伝導路５３４ｄがそれぞれそれを経由して通過する
ことができる絶縁されたホールを有する。第３及び第４
の導電面５２４ｃ、５２４ｄは、双平面の関係にあって
誘電体層５０６ｄによって分離され、第３の電圧が外部
結合子５２２ｃに加圧され、第４の電圧が外部結合子５
２２ｄに加圧されたときに一つの電気的コンデンサを形
成する導電面の組を形成する。
【００５１】信号伝導路５３８、最高位伝導路５３４ａ
〜ｄ、そして最低位伝導路ａ〜ｄはホールを貫いて配設
され、金合金と、アルミニウム合金、銅合金などから加
工することができる。
【００５２】本実施態様に示されているように、半導体
ダイ５０２のコア回路のための第１及び第２の電力結合
パッド５１４ａ、５１４ｂは入出力回路のための第３及
び第４の電力結合パッド５１４ｃ、５１４ｄからは分断
されている。これによって、ノイズによって引き起こさ
れるスイッチングの誤動作が抑制される。図示されてい
ないが、また別に本発明の精神を離れることなく、コア
回路のための第１及び第２の電力結合パッド５１４ａ、
５１４ｂを選択的に第３、第４の導電面５２４ｃ、５２
４ｄにそれぞれ接続し、入出力回路のための第３及び第
４の電力結合パッド５１４ｃ、５１４ｄを選択的に第
１、第２の導電面５２４ａ、５２４ｂにそれぞれ接続す
るということが考えられる。
【００５３】ここで図６及び図７を参照すると、本発明
は切除平面図の中に示されている。説明の便宜のため、
半導体デバイスアセンブリ６００における半導体ダイ、
結合パッド、結合線、最高位トレース、最高位伝導路、
最低位伝導路、信号伝導路、誘電体層、最低位トレー
ス、そして外部結合子は、（図１、図２、図３、図４及
び図５に示されたような）半導体デバイスアセンブリ５
００における半導体ダイ５０２、結合パッド５１４ａ〜
ｅ、結合線５２６ａ〜ｅ、最高位トレース５１２ａ〜
ｅ、最高位伝導路５３４ａ〜ｅ、最低位伝導路５３６ａ
〜ｅ、信号５３８伝導路ａ〜ｅ、誘電体層５０６ａ〜
ｃ、最低位トレース５１８ａ〜ｅ、そして外部結合子５
２２ａ〜ｅに同一的であると仮定する。図６は本発明の
側面を示しており、説明の便宜のため、第１及び第２の
誘電体層５０６ａ、５０６ｂは第２の導電パタンを露に
するために切除されている。
【００５４】半導体ダイ５０２において、あるコア回路
を他のコア回路から孤立させ、そして（または）ある入
出力回路を他の入出力回路から孤立させることが望まし
いとき、双平面な第１及び第２の導電面５２４ａ、５２
４ｂの組、そして（または）双平面な第３及び第４の導
電面５２４ｃ、５２４ｄの組を双平面な部分面の組に電
気的に細分化することができる。このような双平面の組
によって、さらに入出力回路と（または）入出力回路に
けるグランドバンスとノイズによって引き越されるスイ
ッチングの誤作動が最小化される。
【００５５】たとえば図６は、（第１及び第３の導電面
５２４ａ、５２４ｃを電気的に分離する）絶縁ギャップ
５３０ａを選択された導電面内部に選択的に拡張するこ
とによって、第１の導電面５２４ａがいかに電気的に分
離した２つの部分面６５０、６５２に細分化でき、そし
て第３の導電面５２４ｃがいかに４つの分離した部分面
６６０、６６２、６６４、６６６に細分化できるかを示
したものである。図７は、絶縁ギャップ５３０ｂ（第１
及び第３の導電面５２４ｂ、５２４ｄを電気的に分離す
る）を選択された導電面内部に選択的に拡張することに
よって、第２の導電面５２４ｂがいかに電気的に分離し
た２つの部分面６５４、６５６（それぞれ部分導電面６
５０、６５２と双平面な組を形成する）に細分化でき、
そして第４の導電面５２４ｄがいかに４つの分離した部
分面６６８、６７０、６７２、６７４（それぞれ部分導
電面６６０、６６２、６６４、６６６と双平面な組を形
成する）に細分化できるかを示したものである。
【００５６】本発明の精神に反することなく、双平面な
第１と第２の導電面５２４ａ、５２４ｂの組と、双平面
な第３と第４の導電面５２４ｃ、５２４ｄの組を部分導
電面の２つ以上の双平面な組に細分化することできこと
が考えられる。これは本発明のある特定の応用に対して
必要とされる。
【００５７】ここで図８を参照すると、本発明の他の応
用が略切断立体面図の中に示されている。ここでは、半
導体デバイスアセンブリ７００において最高位伝導路７
３４ａ〜ｄが最低位伝導路７３６ａ〜ｄに関して別の仕
方で配置がなさているこが示されている。半導体デバイ
スアセンブリ５００においては、すでに説明したよう
に、最高位伝導路５３４ａ〜ｄが対応する最低位伝導路
５３６ａ〜ｄの直上に並ぶように位置している（たとえ
ば、最高位伝導路５３４ａは最低位伝導路５３６ａと共
通な直線を分け合っている）（「通し伝導路（through
vias）」とし知られている）。一方、半導体デバイスア
センブリ７００では、最高位伝導路７３４ａ〜ｄは対応
する最低位伝導路７３６ａ〜ｄの直上にならない状態で
並ぶように位置している（たとえば、最高位伝導路７３
４ａは最低位伝導路７３６ａと共通な直線を分け合って
いない）（「盲伝導路（blind vias）」とし知られてい
る）。
【００５８】本発明の精神に反することなく、パッケー
ジ基板は図２に示されたような通し伝導路（たとえば、
５３４ａ〜ｄと５３６ａ〜ｄ）と図７に示されたような
盲伝導路（たとえば、７３４ａ〜ｄと７３６ａ〜ｄ）の
両方を持つことができると考えられる。
【００５９】説明を簡明にするために、半導体デバイス
アセンブリ５００と７００は両者とも、最低位伝導路と
同数の最高位伝導路を有するものとして示されてきた。
しかし、本発明の精神に反することなく、半導体パッケ
ージは最低位伝導路よりも多くの、同数の、あるいは少
数の最高位伝導路を有することができると考えられる。
最高位伝導路の数と配置は半導体ダイ（あるいはダイ
ス）上の電力結合子５１４ａ〜ｄの数と位置によって指
定されることとなり、また、最低位伝導路の数と配置は
外部システムの要求によって指定されることとなる。
【００６０】図９及び図１０を参照すると、ここには本
発明の他の側面が示されている。図９は半導体デバイス
アセンブリ８００の略切断立体図である。説明を簡明に
するために、図９は、本発明の側面の視界に妨げのない
図を提供するため、最高位伝導路、最低位伝導路、ある
いは信号伝導路を省略している。図１０は、本発明の略
部分切除平面図である。ここには、説明の便宜のために
半導体デバイスアセンブリ８００の３つの四分の一区画
８２、８３、そして８４が段々の深さに（すなわち、最
高位面から最低位面にかけて）切り出されている。
【００６１】半導体デバイスアセンブリ８００は半導体
ダイ５０２（これは図１０には図示されていない）とパ
ッケージ基板８０４を有する。パッケージ基板８０４は
本発明のさまざまな側面を示す。第１に、コア回路の電
力通路と（または）入出力回路の電力通路におけるノイ
ズがさらに抑制されなければならない場合には、一つ以
上のチップコンデンサを双平面の関係にある伝導面８２
４ａと８２４ｂの第１の組に接続し、そして（または）
一つ以上のチップコンデンサを双平面の関係にある伝導
面８２４ｃと８２４ｄの第２の組に接続するとができ
る。
【００６２】たとえば、半導体デバイスアセンブリ８０
０における最高位伝導路、最低位伝導路、そして信号伝
導路は（図２及び図３に示された）半導体デバイスアセ
ンブリ５００における最高位伝導路５３４ａ〜ｄ、最低
位伝導路５３６ａ〜ｄ、そして信号伝導路５３８に同一
的であると仮定すると、コア回路の電力通路におけるノ
イズをさらに減少させために、一つ以上の（図１０の四
分の一区画８１の中に点線として表された）チップコン
デンサ８４０ａをパッケージ基板８０４の最高位面５０
８の上に配設し、そして第１及び第２のコンデンサ伝導
路８４２ｃ、８４２ｄを使って第３及び第４の導電面８
２４ｃ、８２４ｄに接続することができる。
【００６３】図１０に本発明の別の側面がよく示されて
いる。四分の一区画８２、８３を参照すると、（８４２
ｂと８４２ｄのような）選択された伝導路を絶縁するた
めに、または（８４２ａのような）選択された導電面を
拡張してその導電面が一つの選択された伝導路に接続さ
れるようにするために、第１及び第２の絶縁ギャップ８
３０ａと８３０ｂを不規則な形にさせることができる。
【００６４】また、説明を簡明にさせるために、第１、
第２、第３、そして第４の導電面が（図３に示された５
２４ａ〜ｄのような）実質的には正方形または（図１０
に示された８２４ａ〜ｄのような）凡そ正方形であると
されてきたが、しかし本発明の精神に反することなく、
導電面は正方形または方形に限定される必要はないと考
えられる。導電面の形やサイズは半導体ダイのサイズ、
基板のサイズ、そして通路形成の必要により変化させる
ことができる。
【００６５】ここで図１１、図１２、図１３、図１４、
及び図１５を参照する。そこには本発明の他の側面が示
されている。図１１及び図１２は半導体デバイスアセン
ブリ９００の略切断立体図である。説明を簡明にさせる
ために、図１１では、発明の本側面についての妨げのな
い図を提供するために最高位伝導路、最低位伝導路、ま
たは信号伝導路が省略されている。図１２は導電面がい
かに伝導路と統合されるかを示したものである。図１３
は、本発明を部分切除平面図の中に示している。ただし
ここで、説明の便宜のために、半導体デバイスアセンブ
リ９００の四分の一区画９２、９３、９４が段々の深さ
に（すなわち、最高位面から最低位面にかけて）切り出
されている。
【００６６】図１４及び図１５は本発明を２つの略切除
平面図の中に示している。図１４は、本発明を示してい
るが、説明の便宜のために、第１の誘電体層５０６ａを
切除して第１の導電面を露させている。図１５は、本発
明を示しているが、説明の便宜のために、第１及び第２
の誘電体層５０６ａ、５０６ｂを切除して第２の導電面
を露にさせている。
【００６７】半導体デバイスアセンブリ９００は本発明
を多重チップ集合形態（一つのパッケージ基板上に２つ
以上の半導体ダイが存在するもの）に適用したものを示
している。半導体デバイスアセンブリ９００は、（図１
３には示されていない）第１の半導体ダイ５０２と第２
の半導体ダイ９０２と（図１３に四分の一区画９１の中
に部分的に示されている）パッケージ基板９０４を有す
る。
【００６８】説明の便宜のためであって限定ではない
が、図１１及び図１２に示された半導体ダイ５０２、９
０２は両方とも図１、図２、及び図３に示された半導体
ダイ５０２と同一的であると仮定する。
【００６９】また、（図２及び図３に示され、図１〜図
５に伴って議論されたように）半導体ダイ５０２が最高
位トレース５１２ａ〜ｅ、最高位伝導路５３４ａ〜ｄ、
導電面５２４ａ〜ｄ、最低位伝導路５３６ａ〜ｄ、信号
伝導路５３８、最低位トレース５１８ａ〜ｅ、そして外
部結合子５２２ａ〜ｅに接続しているように、（図１２
及び図１３に示されたような）半導体ダイ５０２も、最
高位トレース、最高位伝導路、導電面、最低位伝導路、
信号伝導路、最低位トレース、そして外部結合子に接続
していると仮定する。
【００７０】さらに、（図２及び図３に示され、図１〜
図５に伴って議論されたように）半導体ダイ５０２が最
高位トレース５１２ｃ〜ｅ、最高位伝導路５３４ｃ〜
ｄ、導電面５２４ｃ〜ｄ、最低位伝導路５３６ｃ〜ｄ、
信号伝導路５３８、最低位トレース５１８ｃ〜ｅ、そし
て外部結合子５２２ｃ〜ｅに接続しているように、（図
１２及び図１３に示されたような）半導体ダイ９０２
も、最高位トレース、最高位伝導路、導電面、最低位伝
導路、信号伝導路、最低位トレース、そして外部結合子
に接続していると仮定する。
【００７１】図１２及び図１５によく示されているよう
に、第１の導電パタンは第５の導電面９２４ａを有し、
第２の導電パタンは第６の導電面９２４ｂを有する。第
５の導電面９２４ａは第３の導電面５２４ｃと同一平面
上にあり、絶縁ギャップ９３０ａによって互いに分離さ
れている。第６の導電面９２４ｂは第３の導電面５２４
ｄと同一平面上にあり、絶縁ギャップ９３０ｂによって
互いに分離されている。図１１及び図１２に最もよく示
されているように、第５の導電面９２４ａと第６の導電
面は９２４ｂは双平面の組を形成し、第２の誘電体層５
０６ｂによって互いに分離されている。
【００７２】半導体ダイ９０２上のコア回路のための第
１の電力結合パッド５１４ａは第５の最高位トレース９
１２ａに接続されている。ここで、最高位トレース９１
２ａは第５の最高位伝導路９３４ａに接続され、最高位
伝導路９３４ａは第５の導電面９２４ａに接続され、第
５の導電面９２４ａは第５の最低位伝導路９３６ａに接
続され、そして第５の外部結合子９２２ａで終点となる
第５の最低位トレース９１８ａに接続されている。同様
に、半導体ダイ９０２上のコア回路のための第６の電力
結合パッド５１４ｂは第６の最高位トレース９１２ｂに
接続されている。第６の最高位トレース９１２ｂは第６
の最高位伝導路９３４ｂに接続され、最高位伝導路９３
４ｂは第６の導電面９２４ｂに接続され、第６の導電面
９２４ｂは第５の最低位伝導路９３６ｂに接続され、そ
して第６の外部結合子９２２ｂで終点となる第５の最低
位トレース９１８ｂに接続されている。
【００７３】こうようにして、半導体ダイ５０２と９０
２の両方のコア回路は半導体ダイ５０２と９０２の両方
の入出力回路から分断される。また、半導体ダイ５０２
のコア回路は半導体ダイ９０２のコア回路から分断され
る。図示されていないが、本発明の精神を離れることな
く、第３及び第４の導電面を、半導体ダイ５０２の入出
力回路を半導体ダイ９０２の入出力回路から分断するこ
とができるように、細分化することができる（図６及び
図７に関係して議論された導電面の細分化と類似的であ
る）と考えられる。
【００７４】本発明の精神を逸脱することなく、半導体
ダイ５０２と９０２の両方のコア回路は、実質的に類似
のまたは実質的に異なった電位を提供する同一または異
なった電源に接続できると考えられる。第３及び第４の
導電面が半導体ダイ５０２と９０２の間で細分化される
場合、本発明の精神を離れることなく、半導体ダイ５０
２と９０２の両方の入出力回路は、実質的に類似のまた
は実質的に異なった電位を提供する同一または異なった
電源に接続できると考えられる。
【００７５】図示されていないが、本発明の精神を逸脱
することなく、「島」を形成している第１及び第２の導
電面５２４ａ、５２４ｂは、各々、導電「地峡」によっ
て「島」を形成している第５及び第６の導電面９２４ａ
９２４ｂに接続できると考えられる。こうして電気的に
半導体ダイ５０２と９０２のコア回路が結合される。こ
のような仕方で両方の半導体ダイのコア回路が結合さ
れ、両方の半導体ダイの入出力回路が結合されるが、両
方の半導体ダイのコア回路は両方の半導体ダイの入出力
回路から結合が分断されたままである。
【００７６】本発明によれば、それ自身に本来備わって
いる他のものはもちろん、上記目的を実行し、上記最終
物及び利点を獲得することができる。本発明の現時点で
好ましい、また最も好ましいとされる実施形態は、開
示、構成の詳細における数々の変更に対して与えられて
きたものであるが、その部分部分の相互連結及び改作は
当業者にとって明らかで、本発明の精神や請求範囲の諸
項の範囲内にある。
【００７７】
【発明の効果】以上の如く、本発明によれば、パッケー
ジ基板における専用信号通信路とコア回路及び入出力回
路両者との間の寄生インダクタンスを最小化し、半導体
ダイのコア回路と（または）入出力回路におけるスイッ
チングの誤動作を最小化し、電力通路が最小インピーダ
ンスにあるコア回路基板及び入出力回路に接続した、実
質的に同一のまたは異なった電圧を持った電源を別々に
することができ、そしてパッケージ基板が受け入れ可能
な厚さと受け入れ可能な生産量を有するように３つの誘
電体層を有するパッケージ基板を使用するとができる半
導体デバイスアセンブリを提供できる。また、３つの誘
電体層と２つ以上の導電面を備え、それによって、入出
力トレースの経路指示と、外部結合子と、入出力回路電
力とアースのための一組の面及びコア回路電力とアース
のための一組の面と、を提供するのに必要とされる層数
を最小化する半導体デバイスアセンブリを提供できる。
また、その中で、半導体ダイのコア回路の電力通路が第
１の双平面（biplanar）の関係にある導電電力面の組
（ＶＤＤとＶＳＳ）に接続され、入出力回路の電力通路
が第２の双平面の関係にある導電電力面の組（ＶＤＤ２
とＶＳＳ２）に接続されるともに第１及び２の導電電力
面の組が絶縁され、パッケージ基板が３つの誘電体層を
有する半導体デバイスアセンブリを提供できる。また、
半導体ダイのコア回路と（または）入出力回路における
グランドバンスによって誘発されるスイッチングの誤動
作を最小化し、また、コア回路電力通路及び入出力回路
電力通路の両者におけるインピーダンスを最小化するパ
ッケージ基板を備えた半導体デバイスアセンブリを提供
できる。また、コア回路電力通路及び入出力回路電力通
路におけるインダクタンスを最小化して、コア論理スイ
ッチングと入出力スイッチングの結果として発生するス
イッチングノイズを減少させるパッケージ基板を備えた
半導体デバイスアセンブリを提供できる。また、生産コ
ストを減少させるために層数が最小化されたパッケージ
基板を備えた半導体デバイスアセンブリを提供できる。
また、パッケージ能力を向上させるため、パッケージ基
板の中で最小数の誘電体層を使用して入出力電力面とコ
ア電力面とが分断された半導体デバイスアセンブリを提
供できる。また、電気的能力が最適化されたパッケージ
基板を備えた半導体デバイスアセンブリを提供できる。
また、本発明の利点は、半導体ダイのコア回路をある電
位を持った第１の電源に接続し、入手力回路を第１の電
源または第２の独立電源と等しいまたは異なった電位を
持った別の電源に接続することができることにある。入
出力回路への電力供給からコア回路への電力供給を分断
させることができる半導体デバイスアセンブリを提供で
きることにある。コア回路と入出力回路に同一の電力ま
たは別々の電力を供給することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体デバイスアセ
ンブリの断面図である。
【図２】本発明の別の実施形態に係る半導体デバイスア
センブリの断面図である。
【図３】本発明の実施形態に係る半導体デバイスアセン
ブリの一部を切欠して示す平面図である。
【図４】本発明の一実施形態に係る半導体デバイスアセ
ンブリを概略的に示す平面図である。
【図５】本発明の別の実施形態に係る半導体デバイスア
センブリを概略的に示す平面図である。
【図６】本発明の別の実施形態に係る半導体デバイスア
センブリを概略的に示す平面図である。
【図７】本発明のさらに別の実施形態に係る半導体デバ
イスアセンブリを概略的に示す平面図である。
【図８】本発明のさらに別の実施形態に係る半導体デバ
イスアセンブリを概略的に示す平面図である。
【図９】本発明の他の実施形態に係る半導体デバイスア
センブリの断面図である。
【図１０】本発明の他の実施形態に係る半導体デバイス
アセンブリを概略的に示す平面図である。
【図１１】本発明のさらに他の実施形態に係る半導体デ
バイスアセンブリを示す断面図である。
【図１２】本発明のさらに他の実施形態に係る半導体デ
バイスアセンブリを示す断面図である。
【図１３】本発明のさらに他の実施形態に係る半導体デ
バイスアセンブリの一部を切欠いて示す平面図である。
【図１４】本発明のさらに他の実施形態に係る半導体デ
バイスアセンブリを概略的に示す平面図である。
【図１５】本発明のさらに他の実施形態に係る半導体デ
バイスアセンブリを概略的に示す平面図である。
【図１６】従来の半導体デバイスアセンブリの断面図で
ある。
【図１７】従来の別の半導体デバイスアセンブリの断面
図である。
【図１８】従来の別の半導体デバイスアセンブリを概略
的に示す平面図である。
【図１９】従来の別の半導体デバイスアセンブリの断面
図である。
【図２０】従来のさらに別の半導体デバイスアセンブリ
の断面図である。
【符号の説明】
５００ 半導体デバイスアセンブリ ５０２ 半導体ダイ ５０４ パッケージ基板 ５０８ 最高位面 ５１２ａ〜ｄ 導電面 ５０６ａ〜ｄ 誘電体層 ５１４ａ〜ｄ 電力結合パッド ５１４ｅ 信号結合パッド ５２０ 最低位面 ５２４ａ〜５２４ｄ 導電面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タイ‐ユー・チョウ アメリカ合衆国、94588 カリフォルニア、 プレザントン、メドウラーク・ドライヴ 2371 (72)発明者 プラブハンス・チャクラバルティ アメリカ合衆国、94086 カリフォルニア、 サニーデイル、ペスカデロ・テラス 366

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】（ａ） 最高位面と、（ｂ） 複数の第１
    の外部結合子、複数の第２の外部結合子、複数の第３の
    外部結合子、複数の第４の外部結合子、及び複数の信号
    外部結合子を有する最低位面と、 前記複数の第１の外部結合子に接続された第１の平面と
    前記複数の第３の外部結合子に接続された第３の平面を
    有する第１の導電パタンと、 前記複数の第２の外部結合子に接続された第２の平面と
    前記複数の第４の外部結合子に接続された第４の平面を
    有する第２の導電パタンと、 前記最高位面と前記第１の導電面パタンとの間に挟まれ
    た第１の誘電体層、前記第１の導電パタンと前記第２の
    導電パタンとの間に挟まれた第２の誘電体層、及び前記
    第３の導電パタンと前記最低位面との間に挟まれた第３
    の誘電体層と、を備え、さらに、 一つの電気的コンデンサを形成するために前記第１及び
    第２の平面が双平面の関係に配設され、別の一つの電気
    的コンデンサを形成するために前記第３及び第４の平面
    が双平面の関係に配設されたパッケージ基板と、（ｃ）
    前記パッケージ基板の前記最高位面に位置するととも
    に、コア回路と、入出力回路と、該コア回路のための、
    前記第１の平面に接続された複数の第１の電力結合パッ
    ドと、該コア回路のための、前記第２の平面に接続され
    た複数の第２の電力結合パッドと、該入出力回路のため
    の、前記第３の平面に接続された複数の第３の電力結合
    パッドと、該入出力回路のための、前記第４の平面に接
    続された複数の第４の電力結合パッドと、を有し、それ
    によって前記コア回路を前記入出力回路から分断するよ
    うに構成された半導体ダイと、（ｄ） 前記パッケージ
    基板の前記信号外部結合子に接続された複数の信号結合
    子と、を備えることを特徴とする半導体デバイスアセン
    ブリ。
  2. 【請求項２】 前記パッケージ基板の前記第１、第２、
    及び第３の誘電体層はエポキシであることを特徴とする
    請求項１に記載の半導体デバイスアセンブリ。
  3. 【請求項３】 前記パッケージ基板の前記第１、第２、
    及び第３の誘電体層はポリイミドであることを特徴とす
    る請求項１に記載の半導体デバイスアセンブリ。
  4. 【請求項４】 前記パッケージ基板の前記第１、第２、
    及び第３の誘電体層はファイバグラスであることを特徴
    とする請求項１に記載の半導体デバイスアセンブリ。
  5. 【請求項５】 前記パッケージ基板の前記第１、第２、
    及び第３の誘電体層はセラミックであることを特徴とす
    る請求項１に記載の半導体デバイスアセンブリ。
  6. 【請求項６】 前記外部結合子はピンであることを特徴
    とする請求項１に記載の半導体デバイスアセンブリ。
  7. 【請求項７】 前記外部結合子ははんだボール突起であ
    ることを特徴とする請求項１に記載の半導体デバイスア
    センブリ。
  8. 【請求項８】 前記第３の平面が前記第１の平面を取り
    囲み、そして前記第４の平面が前記第２の平面を取り囲
    むように構成されたことを特徴とする請求項１に記載の
    半導体デバイスアセンブリ。
  9. 【請求項９】 さらに、前記パッケージ基板の前記第１
    の平面に接続された一方の終端と前記パッケージ基板の
    前記第２の平面に接続されたもう一方の終端を有するチ
    ップコンデンサを少なくとも一つ含むことを特徴とする
    請求項１に記載の半導体デバイスアセンブリ。
  10. 【請求項１０】 さらに、前記パッケージ基板の前記第
    ３の平面に接続された一終端と前記パッケージ基板の前
    記第４の平面に接続された別の一終端を有するチップコ
    ンデンサを少なくとも一つ含むことを特徴とする請求項
    １に記載の半導体デバイスアセンブリ。
  11. 【請求項１１】 前記半導体ダイは複数の半導体ダイス
    であることを特徴とする請求項１に記載の半導体デバイ
    スアセンブリ。
  12. 【請求項１２】 前記複数の第１の外部結合子が第１の
    電圧への接続に適用され、前記複数の第２の外部結合子
    が第２の電圧への接続に適用され、前記複数の第３の外
    部結合子が第３の電圧への接続に適用され、そして前記
    複数の第４の外部結合子が第４の電圧への接続に適用さ
    れるとともに、前記第１及び第２の電圧は第１の電源か
    ら供給されるものであり、前記第３及び第４の電圧は第
    ２の電源から供給されるものであることを特徴とする請
    求項１に記載の半導体デバイスアセンブリ。
  13. 【請求項１３】 前記複数の第１の外部結合子における
    電圧は負の電圧であり、前記複数の第２の外部結合子に
    おける電圧は前記複数の第１の外部結合子における電圧
    に関して正の電圧であり、前記複数の第３の外部結合子
    における電圧は負の電圧であり、前記複数の第４の外部
    結合子における電圧は前記複数の第３の外部結合子にお
    ける電圧に関して正の電圧であることを特徴とする請求
    項１２に記載の半導体デバイスアセンブリ。
  14. 【請求項１４】 前記第１の電源の前記第１の電圧と前
    記第２の電源の前記第３の電圧が一緒に接続されること
    を特徴とする請求項１３に記載の半導体デバイスアセン
    ブリ。
  15. 【請求項１５】 前記複数の第１の外部結合子における
    電圧は正の電圧であり、前記複数の第２の外部結合子に
    おける電圧は前記複数の第１の外部結合子における電圧
    に関して負の電圧であり、前記複数の第３の外部結合子
    における電圧は正の電圧であり、前記複数の第４の外部
    結合子における電圧は前記複数の第３の外部結合子にお
    ける電圧に関して負の電圧であることを特徴とする請求
    項１２に記載の半導体デバイスアセンブリ。
  16. 【請求項１６】 前記第１の電源の前記第２の電圧と前
    記第２の電源の前記第４の電圧が一緒に接続されること
    を特徴とする請求項１５に記載の半導体デバイスアセン
    ブリ。
  17. 【請求項１７】 前記複数の第１の外部結合子と前記複
    数の第２の外部結合子の間の電圧差が４．５ボルトから
    ５．５ボルトまでであることを特徴とする請求項１２に
    記載の半導体デバイスアセンブリ。
  18. 【請求項１８】 前記複数の第３の外部結合子と前記複
    数の第４の外部結合子の間の電圧差が４．５ボルトから
    ５．５ボルトまでであることを特徴とする請求項１７に
    記載の半導体デバイスアセンブリ。
  19. 【請求項１９】 前記複数の第３の外部結合子と前記複
    数の第４の外部結合子の間の電圧差が２．５ボルトから
    ４．０ボルトまでであることを特徴とする請求項１７に
    記載の半導体デバイスアセンブリ。
  20. 【請求項２０】 コア回路と、入出力回路と、該コア回
    路のための第１の複数の電力結合パッド及び第２の複数
    の電力結合パッドと、該入出力回路のための第３の複数
    の電力結合パッド及び第４の複数の電力結合パッドと、
    複数の信号結合パッドとを備えた半導体ダイのためのパ
    ッケージ基板であって、 前記第１の複数の電力結合パッドに接続するための複数
    の第１のトレース、前記第２の複数の電力結合パッドに
    接続するための複数の第２のトレース、前記第３の複数
    の電力結合パッドに接続するための第３のトレース、前
    記第４の複数の電力結合パッドに接続するための複数の
    第４のトレース、及び前記複数の信号結合パッドに接続
    するための複数の信号トレースを有する最高位面と、 複数の第１の外部結合子、複数の第２の外部結合子、複
    数の第３の外部結合子、複数の第４の外部結合子、及び
    複数の信号外部結合子を有する最低位面と、 前記複数の第１のトレースと前記複数の第１の外部結合
    子に接続された第１の平面と、前記複数の第３のトレー
    スと前記複数の第３の外部結合子に接続された第３の平
    面とを有する第１の導電パタンと、 前記複数の第２のトレースと前記複数の第２の外部結合
    子に接続された第２の平面と、前記複数の第４のトレー
    スと前記複数の第４の外部結合子に接続された第４の平
    面とを有する第２の導電パタンと、 前記最高位面と前記第１の導電パタンとの間に挟まれた
    第１の誘電体層、前記第１の導電パタンと前記第２の導
    電パタンとの間に挟まれた第２の誘電体層、及び前記第
    ３の導電パタンと前記最低位面との間に挟まれた第３の
    誘電体層と、を備え、さらに、 一つの電気的コンデンサを形成するために前記第１及び
    第２の平面が双平面の関係に配設され、別の一つの電気
    的コンデンサを形成するために前記第３及び第４の平面
    が双平面の関係に配設され、それによって前記コア回路
    を前記入出力回路から分断するとともに、 前記複数の信号トレースが前記複数の信号外部結合子に
    接続されたことを特徴とするパッケージ基板。
  21. 【請求項２１】 コア回路と、入出力回路と、該コア回
    路のための少なくとも一つ第１の電力結合パッドと、該
    コア回路のための少なくとも一つ第２の電力結合パッド
    と、該入出力回路のための少なくとも一つ第３の電力結
    合パッドと、該入出力回路のための少なくとも一つ第４
    の電力結合パッドと、複数の信号結合パッドとを有する
    半導体ダイと、 第１、第２、第３、及び第４の導電パタンと、各々少な
    くとも一つの第１、第２、第３、及び第４の最高位伝導
    路と、各々少なくとも一つの第１、第２、第３、及び第
    ４の最低位伝導路と、複数の信号伝導路と、各々少なく
    とも一つの第１、第２、第３、及び第４の外部結合子
    と、複数の信号外部結合子と、前記第１の導電パタンと
    前記第２の導電パタンとの間に挟まれた第１の誘電体
    層、前記第２の導電パタンと前記第３の導電パタンとの
    間に挟まれた第２の誘電体層、及び前記第３の導電パタ
    ンと前記第４の導電パタンとの間に挟まれた第３の誘電
    体層と、その上に前記第１の導電パタンが位置する前記
    第１の誘電体層によって定義された最高位面と、を有す
    るパッケージ基板と、を備え、 前記第１の導電パタンは、前記少なくとも一つの第１の
    電力結合パッドを前記少なくとも一つの第１の最高位伝
    導路に接続するための少なくも一つの第１の最高位トレ
    ース、前記少なくとも一つの第２の電力結合パッドを前
    記少なくとも一つの第２の最高位伝導路に接続するため
    の少なくとも一つの第２の最高位トレース、前記少なく
    とも一つの第３の電力結合パッドを前記少なくとも一つ
    の第３の最高位伝導路に接続するための少なくとも一つ
    の第３の最高位トレース、前記少なくとも一つの第４の
    電力結合パッドを前記少なくとも一つの第４の最高位伝
    導路に接続するための少なくとも一つの第４の最高位ト
    レース、及び前記複数の信号結合パッドを前記複数の信
    号伝導路に接続するための複数の最高位信号トレースを
    有し、 前記第２の導電パタンは、前記少なくとも一つの第１の
    最高位伝導路と前記少なくとも一つの第１の最低位伝導
    路に接続された少なくとも一つの第１の平面と、前記少
    なくとも一つの第３の最高位伝導路と前記少なくとも一
    つの第３の最低位伝導路に接続された第３の平面を有
    し、 前記第３の導電パタンは、前記少なくとも一つの第２の
    最高位伝導路と前記少なくとも一つの第２の最低位伝導
    路に接続された少なくとも一つの第２の平面と、前記少
    なくとも一つの第４の最高位伝導路と前記少なくとも一
    つの第４の最低位伝導路に接続された第４の平面を有
    し、 一つの電気的コンデンサを形成するために前記第１及び
    前記第２の平面が双平面の関係に配設され、別の一つの
    電気的コンデンサを形成するために前記第３及び前記第
    ４の平面が双平面の関係に配設され、 前記第４の導電パタンは、前記少なくとも一つの第１の
    最低位伝導路を前記少なくとも一つの第１の外部結合子
    に接続するための少なくも一つの第１の最低位トレース
    と、前記少なくとも一つの第２の最低位伝導路を前記少
    なくとも一つの第２の外部結合子に接続するための少な
    くも一つの第２の最低位トレースと、前記少なくとも一
    つの第３の最低位伝導路を前記少なくとも一つの第３の
    外部結合子に接続するための少なくも一つの第３の最低
    位トレースと、前記少なくとも一つの第４の最低位伝導
    路を前記少なくとも一つの第４の外部結合子に接続する
    ための少なくも一つの第４の最低位トレースと、前記複
    数の信号伝導路を前記信号外部結合子に接続するための
    複数の最低位信号トレースとを有する、ととともに、そ
    れによって前記半導体ダイの前記コア回路を前記半導体
    ダイの前記入出力回路から分断するように構成されたこ
    と特徴とする半導体デバイスアセンブリ。
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